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CES 2026 回顾：基于真实可用的 eUSB2V2 系统演示筑牢信任基石

Yaoyao Wang — Thu, 09 Apr 2026 09:36:00 GMT

没有什么比一套真实可用的系统更能建立信任。这正是我们在拉斯维加斯 CES 2026 展会上展示的核心理念 —— 我们成功演示了业内首创的 3nm eUSB2V2 PHY IP，并与 eUSB2V2 控制器 IP在完整的端到端系统中协同运行。最终实现了实时、真实场景下的 eUSB2V2 数据通路，传输速率高达 4.8 Gbps，充分展现了这一全新 USB 接口协议的广阔前景。本次演示的重要意义当一项全新的接口技术问世时，技术规格与仿真验证仅仅是开始。客户与合作伙伴真...(read more)

喜讯 | Cadence Palladium Z3 与 Protium X3 系统荣膺 2025 全球电子成就奖

Yaoyao Wang — Wed, 18 Mar 2026 16:59:00 GMT

在全球电子设计加速演进的浪潮中，Cadence 楷登电子再度以卓越的创新实力赢得行业瞩目。由全球电子技术领域知名媒体集团 ASPENCORE 举办的全球电子成就奖颁奖典礼于 2025 年 11 月 25 日在深圳盛大举行。Cadence 旗下的 Palladium Z3 硬件仿真系统与 Protium X3 FPGA 原型验证系统荣膺 2025 全球电子成就奖（World Electronics Achievement Awards, WEAA）之“年度 EDA/IP/软件产品&...(read more)

Cadence Tensilica Vision DSP 助力爱芯元智，提升人形机器人与物联网应用性能

Yaoyao Wang — Wed, 18 Mar 2026 16:30:00 GMT

近日，楷登电子Cadence与边缘 SoC 领军企业爱芯元智共同宣布，爱芯元智在其最新的 AX8850N 平台上集成了 Cadence® Tensilica® Vision 230 DSP，以共同推动人形机器人、智慧城市与边缘应用的发展。此举标志着双方合作的一个重要里程碑，致力于为下一代智能设备提供高性能、低功耗的解决方案。 AX8850N 是爱芯元智专为人形机器人、智能摄像头、工业自动化等边缘应用打造的旗舰级 SoC。AX8850N SoC 集成了爱芯元智自主研发的72 TOP...(read more)

快讯 | Cadence Conformal AI Studio 升级 AI 驱动的 SoC 逻辑验证流程

Yaoyao Wang — Wed, 18 Mar 2026 15:59:00 GMT

Cadence 以 Conformal AI Studio 结合强化学习与分布式架构，全面升级 LEC、低功耗验证和 ECO，在 AI 设计时代开创新范式。随着人工智能（AI）浪潮席卷半导体设计，验证技术正处于关键转折点。由 ASPENCORE 出版集团旗下《EE Times》与《EDN》联合主办的 EE Awards Asia，今年迎来第五届，持续表彰亚洲工程技术社群在电子设计与创新上的杰出贡献。Cadence Conformal AI Studio 在本届 EE Awards &nbs...(read more)

持续推进摩尔时代的IC设计艺术

FormerMember — Mon, 08 Nov 2021 08:21:00 GMT

2021 年 11 月 3 日，由 ASPENCORE 主办的“2021 全球高科技领袖论坛 - 全球 CEO 峰会&全球分销与供应链领袖峰会”于深圳举行。Cadence 公司全球副总裁、亚太及日本总裁石丰瑜（Michael Shih）先生受邀在本次峰会上为我们带来了题为《持续推进摩尔时代的 IC 设计艺术》的重磅演讲。在演讲中 Michael Shih 先生与我们分享了在摩尔时代不断变化的背景下，IC 设计面临的机遇和挑战。改变世界的摩尔定律 Michael...(read more)

Cadence Palladium Z2企业级硬件仿真平台荣获全球电子成就奖

FormerMember — Thu, 04 Nov 2021 06:35:00 GMT

2021 年 11 月 3 日，由全球电子技术领域知名媒体集团 ASPENCORE 举办的“ASPENCORE 全球高科技领袖论坛 - 全球双峰会”在深圳隆重举行。在当天晚上举办的“全球电子成就奖”颁奖礼上，楷登电子（美国 Cadence 公司）Cadence® Palladium® Z2 企业级硬件仿真平台及 Cadence® Cerebrus Intelligent Chip Explorer 入选该奖项。...(read more)

μWaveRiders: Cadence AWR Design Environment V16 核心优势

TeamAWR — Wed, 22 Sep 2021 19:36:00 GMT

AWR Design Environment V16 产品版本已上线并可从 Cadence Downloads 网页下载，其中包含以下和其它增强功能(read more)

用自动化工作流程快速精准地实现刚柔结合电路板的 EM 分析

FormerMember — Thu, 26 Aug 2021 06:52:00 GMT

刊登于：actMWJC 《微波杂志》现代电子设备对数据传输速度和更小体积的需求与日俱增，不断推动柔性电路板的发展。刚柔结合印刷电路板（PCB）由刚性母板和柔性电路组成，一些层上的柔性电路会直接连在刚性母板上（图 1）。刚柔结合板的体积更小、重量更轻且成本更低，被广泛用于现代化的电子设备。优越的弯曲度、适合小空间以及低制造成本，这些特点使其成为移动通信产品的理想选择。图 1：刚柔结合电路板刚柔 PCB 的电磁（EM）分析一直都不简单，需要对将电路板弯曲安装到很小的空间这一复杂的过程进行建模...(read more)

针对GPGPU设计，Cadence RTL到Signoff流程解密

FormerMember — Tue, 24 Aug 2021 06:32:00 GMT

近年来，随着GPU在通用计算领域的高速发展，逐渐将应用范围扩展到图形之外，例如人工智能、深度学习和自动驾驶。这些领域的特点要求GPU在并行处理海量数据的同时提供更高的访存速度和浮点运算能力。在这种计算密集度越来越高的情况下，我们也面临越来越严峻的挑战，比如在后端摆放和绕线阶段的拥塞问题，如何比较精确地在较早阶段考虑物理信息，预测布局变得尤其重要；在并行同步的信号会增多，大量的矩阵运算引入的情况下，Glitch Power占比会显著提高，如何在较前阶段去分析和避免glitch 功耗是我们避不开的难题；同时由于GPU重运算和流水线的设计加上众多旁路分支结构， OCV影响会更加显著，如何评估和解决时钟上OCV是解决时序收敛的关键因素。针对以上GPGPU面临的挑战和痛点，Cadence提供了一整套从RTL到signoff的全流程解决方案。(read more)