<?xml-stylesheet type="text/xsl" href="https://community.cadence.com/cfs-file/__key/system/syndication/rss.xsl" media="screen"?><rss version="2.0" xmlns:dc="http://purl.org/dc/elements/1.1/" xmlns:slash="http://purl.org/rss/1.0/modules/slash/" xmlns:wfw="http://wellformedweb.org/CommentAPI/"><channel><title>IC Packagers: In-Design Analysisフローを利用したシグナルインテグリティ問題の分析、シミュレーションと解決</title><link>/cadence_blogs_8/b/jpcbd/posts/ic-packagers-in-design-analysis</link><description>ICパッケージの設計サイクルがますます短くなっている今日、配線の問題をできるだけ早期に発見して修正することがほぼ必須となっており、シミュレーションは設計サイクルに不可欠な要素となっています。レイアウトエンジニアは、インピーダンス値の変化や近接する信号による高いカップリングを調べることにより、レイアウトの誤りを迅速かつ正確に発見したいと考えています。しかし残念ながら、レイアウトエンジニアは一般的に、高価で複雑なシグナルインテグリティツールに触れる機会がありません。さらに、プロジェクトの締め切りに追</description><dc:language>en-US</dc:language><generator>Telligent Community 12</generator></channel></rss>