;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;; Configulation for Verilog netlist
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
simVerilogNetlistExplicit = 't
hnlVerilogNetlistExplicit = 't
hnlVerilogNetlistBehavioralExplicit = 't
hnlVerilogNetlistNonStopCellExplicit = 't
;when(simSimulator=="verilog" hnlRegPostNetlistTrigger('SdVerilogPP))
; ---- for RTL Level verilog netlist extraction
verilogSimViewList = '("functional" "schVeri" "verilog70" "verilog" "schematic" "symbol")
verilogSimStopList = '("verilog70" "verilog" "functional" "symbol")

; ---- for Gate Level verilog netlist extraction
;verilogSimViewList = '("functional" "schVeri" "verilog70" "verilog" "schematic" "symbol")
;verilogSimStopList = '("verilog70" "verilog" "functional")


;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;; Configulation for Spice netlist
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

simReNetlistAll = t
simVerilogDropPortRange = nil
simVerilogPwrNetList = '("VDD!" "VEXT!" "VEXTQ!")
simVerilogGndNetList = '("VSS!")
simVerilogSimTimeValue = 1
simVerilogSimTimeUnit = "ns"  
simVerilogSimPrecisionValue = 1
simVerilogSimPrecisionUnit = "ns"
simVerilogBusJustificationStr = "U"
simVerilogTestFixtureFlag = 'nil
simVerilogHandleSwitchRCData = 't
hnlVerilogIgnoreTerm = t

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;  Definition of Net Maping 
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;hnlMapNetInName = list("*" '("+" nil) '("(" nil) '(")" nil) '("," nil) '("." nil) '("$" nil) '("[" nil) '("]" nil) '("!" nil))
;hnlMapNetInName = list("*" '("+" nil) '("(" nil) '(")" nil) '("," nil) '("." nil) '("$" nil) '("[" nil) '("]" nil) '("<" "_") '(">" nil) '("!" nil))

;hnlMapNetFirstChar = list("*"
;        '("+" "n")      '("(" "n")      '(")" "n")      '("," "n")      '("." "n")
;        '("$" "n")      '("[" "n")      '("]" "n")      
;        '("!" "n")
;        '("0" "n0")     '("1" "n1")     '("2" "n2")     '("3" "n3")     '("4" "n4")
;        '("5" "n5")     '("6" "n6")     '("7" "n7")     '("8" "n8")     '("9" "n9")
;        )
;hnlMapNetInName = list("*"
;        '("+" nil)      '("(" nil)      '(")" nil)      '("," nil)      '("." nil)
;        '("$" nil)      '("[" nil)      '("]" nil)      
;        '("!" nil)
;        )
;
;
;hnlMapInstFirstChar = list( "*"
;        '("+" "")       '("(" "")       '(")" "")       '("," "")       '("." "")
;        '("$" "")       '("[" "")       '("]" "")       '("_" "_")
;        '("!" "")       '("|" "|")
;        )
;
;hnlMapInstInName = list( "*"
;        '("+" nil)      '("(" nil)      '(")" nil)      '("," nil)      '("." nil)
;        '("$" nil)      '("[" nil)      '("]" nil)      
;        '("!" nil)
;        )


hnlMaxNameLength = 200
hnlMaxLineLength = 128

; The following three options added based on 2x 64GEX3 simrc
vlogExpandIteratedInst = t

vlogifVicSVTextCellViewList = (list "systemVerilogText" "text.v")
auCdlCDFPinCntrl=t
cdlSimViewList = '("auCdl" "schematic_analog" "LVSschematic" "schematic")
cdlSimStopList = '("auCdl")
;;;;;; END Of Configulation for Framboise ;;;;;;;;;;
if( isFile( "./simrc.local" ) then load( "./simrc.local" ) ) 

simViewList = '("hspiceD" "spice" "cmos_sch" "cmos.sch" "schematic" "veriloga" "spiceText")
simStopList = '("hspiceD" "spice" "veriloga" "spiceText")