https://community.cadence.com/cadence_technology_forums/c-sup/f/c-sup-welcome/66318/bom-generator-ver2-6-9Tue, 08 Sep 2026 07:43:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:c5e2727d-bf81-4d86-8f0d-8ab8214187a4JS202609088334Good day I’m having trouble about generating BOM the error say ****Error!!Multiple Variant files present.https://community.cadence.com/cadence_blogs_8/b/pcbchn/posts/pcb-1856799362Tue, 08 Sep 2026 03:30:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:6693f716-249f-4e8d-82db-93536d528d0eYiwen Yu随着 PCB 设计规模持续扩大，企业正在产生前所未有数量的设计数据。从原理图、PCB数据库、元件库、BOM，到制造文件、仿真模型、机械协同数据，工程团队每天都在与海量设计信息打交道。 然而，一个经常被忽视的问题是：当设计越来越复杂，传统的数据管理方式是否还能支撑现代电子产品开发？ 图1：Allegro X Pulse 智能仪表板界面 为什么 PCB 设计数据管理正在成为新的工程挑战？ 在许多企业中，设计数据仍然依赖工程师自行整理、共享和维护。随着项目成员增多、设计版本增加以及跨部门协作频繁，数据管理逐渐从后台工作变成影响项目进度的重要因素。 工程团队普遍会遇到以下问题： 文件版本混乱，难以确认最新设计数据 设计变更缺少可追溯记录 跨团队协作效率低 关键文件被误删或覆盖 供应链与设计数据无法同步 项目知识沉淀困难 对于复杂 PCB 系统设计而言，数据问题往往不会直接表现为设计错误，而是在流片、制造、采购或产品维护阶段逐渐暴露出来，带来更高的时间和成本损失。 传统文件管理模式有哪些隐患？ 从表面上看，共享文件夹、网盘或人工分发能够完成数据存储任务。但随着设计复杂度增长，这些方式开始暴露出明显局限： 数据收集和分发过程容易发生人为错误 项目状态难以实时同步 无法保证所有成员访问同一版本数据 缺少统一的设计流程管理机制 供应商与合作伙伴协同效率低 特别是在涉及高速 PCB、高层 HDI、多板系统或复杂封装项目时，仅依靠人工管理已经很难保证设计数据的完整性和一致性。 图2：设计数据管理平台界面 智能 PCB 数据管理平台正在改变什么？ 越来越多电子系统开发团队开始采用专门的数据管理平台，实现PCB设计数据自动化管理。 这类平台不仅负责文件存储，更重要的是建立完整的数据流、工作流和协同机制，将设计人员、库管理员、供应链团队以及管理人员连接到统一环境中。 通过自动化流程管理，工程团队能够： 减少人为操作导致的数据风险 实现设计版本自动控制 建立完整设计追溯链路 提升跨部门协同效率 确保设计数据安全与合规 集中管理 PCB、机械及软件相关数据 对于追求缩短开发周期和提升设计质量的企业而言，数据管理能力正逐渐成为新的竞争优势。 未来 PCB 设计竞争，正在从 EDA 工具延伸到数据管理能力 现代电子设计已不只是原理图绘制和PCB布局布线的问题。 随着数字化研发体系不断演进，企业需要的不仅是更强大的PCB设计工具，更需要能够贯穿设计、验证、制造与协同流程的数据管理平台。 谁能够率先建立统一、安全、自动化的数据管理体系，谁就能够更快响应市场变化，提高研发效率，并降低项目风险。 图3：版本管理与流程自动化示意图 获取完整版白皮书 本文仅展示了《数据管理态势：智能 PCB 设计数据管理的自动化方法》的部分内容。 在完整版中，您还将了解： PCB设计数据管理的完整挑战分析 传统管理模式造成的关键风险 智能化设计数据管理平台的核心能力 设计流程自动化实践方法 提升工程协同效率的最佳实践 扫描二维码，阅读全文 获取完整白皮书，深入了解如何构建面向下一代电子产品开发的智能PCB设计数据管理体系，提升设计效率、保障数据安全，并实现跨团队协同创新。 扫码下载完整PDF → 原创内容，转载请注明出处： https://community.cadence.com 。 欢迎订阅“PCB、IC封装：设计与仿真分析”博客专栏， 或扫描二维码关注“Cadence楷登PCB及封装资源中心”微信服务号，更多精彩期待您的参与！ 联系我们：spb_china@cadence.com工程协同PCB设计流程优化PCB Data Management设计数据自动化PCB设计数据管理https://community.cadence.com/cadence_technology_forums/f/custom-ic-design/66317/why-in-2026-still-unable-to-rotate-text-labels-by-45-degrees-in-symbol-view/1409282Tue, 08 Sep 2026 00:41:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:44a4b32e-9348-4be6-a29c-37d754070f29Andrew BeckettHi Sjoerd, This is set by the available orientations in the underlying OpenAccess database (from Si2). That only supports the 8 90-degree orientations. Regards, Andrewhttps://community.cadence.com/cadence_technology_forums/f/custom-ic-design/66317/why-in-2026-still-unable-to-rotate-text-labels-by-45-degrees-in-symbol-viewMon, 07 Sep 2026 12:54:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:881054a9-3794-43d0-bb0d-fcc9b523d237SH20260513571Hi, Using latest and greatest Virtuoso Advance Node, I want to rotate some text labels by 45 degrees in a symbol view. Either by the GUI, or, if not possible (and prefered) using the SKILL backdoor. Reason being: to make the symbol be actual useful, i add diagrams to it, and for the pump-pad + IO cell I want to add text labels to the bump map, but the labels are overlapping. If I had the chance to rotate the labels, they wouldn't overlap anymore. I'm asking for 45 degrees, but any multiple of 15 degrees would be even better, or multiples of 1 degree, if I may be greedy. Why isn't something simple like this not possible in Virtuoso in 2026? Or if it is: why can't I find it? With kind regards, Sjoerd Herderhttps://community.cadence.com/cadence_technology_forums/pcb-design/f/pspice/66316/problems-with-smoke-simulationMon, 07 Sep 2026 10:30:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:79cbd274-0fc9-463f-8809-27c5e6fe147fdigital1I have a simple resistive circuit R1 and R2, R2 comes from the menu Place / PSpice Part/ Resistor and R1 comes from my CIS Cip database. I have all the smoke parameters set up the same but for the R1 I have the following non fatal errors Voltage Data not found for smoke test RV Please verify save data and data collections options in the simulation profile R2 gives me the voltage data expressed as RV but R1 from my cip database does not Has anybody else found this error and if so how do I correct ithttps://community.cadence.com/cadence_technology_forums/pcb-design/f/allegro-x-pcb-editor/66296/join-us-on-wednesday-sep-9th-2026-for-our-next-live-ask-me-anything-session-on-allegro-x-pcb-editor-libraries-creation-and-management/1409281Mon, 07 Sep 2026 06:31:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:0ad91ee2-3bb6-4057-bf4c-5c2836cf619aRenu Vibha2 days to go! Spread the word, Be part of the Conversation. Looking forward to your participation!https://community.cadence.com/cadence_blogs_8/b/pcbchn/posts/sigrity_2d00_power_2d00_aware_2d00_analysis_2d00_solution_2d00_zhMon, 07 Sep 2026 04:30:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:66106ff1-931d-49eb-b423-4d352a413151SDA China随着 SerDes、DDR5、224Gbps 高速链路等技术快速发展，PCB 设计中的信号完整性（SI）与电源完整性（PI）之间的关系越来越紧密。然而，许多工程师的分析流程仍停留在“SI 归 SI、PI 归 PI”的阶段，导致一些关键问题难以在签核前被发现。Cadence 白皮书指出，未来的高速设计验证，必须从传统的 SI 分析升级到“兼顾电源影响”分析。 高速设计正在进入“电源影响时代” 过去三十年，高速数字系统的数据速率发生了巨大变化。早期并行总线仅运行在几十 MHz 级别，而今天的 SerDes 单通道传输速率已经达到甚至超过 224Gbps。传统 SI 分析方法通常假设电源平面和参考地完全理想，重点关注反射、串扰与时序问题。但在现代高速设计中，这种假设越来越难成立。 当电源噪声增大时，它不仅会影响 PDN 本身，还会进一步传递到信号路径中，导致时序裕量缩小、抖动增加、串扰恶化以及反射行为改变。换句话说，即使信号布线满足传统设计规则，也可能因为电源噪声而导致系统性能下降甚至设计失败。 图1：传统规则驱动设计流程示意 SSN 并不等于真正的兼顾电源的解决方案 很多工程师会把兼顾电源影响分析与同步切换噪声（SSN）分析划等号。事实上，两者并不完全相同。 SSN 主要研究多个输出缓冲器同时切换时产生的噪声问题，而真正的兼顾电源影响分析还需要同时考虑： 电源层反弹对反射的影响 PDN 与信号线之间的耦合效应 平面空腔引起的噪声传播 电源噪声导致的额外串扰 电源开关行为对信号质量的影响 因此，SSN 只是兼顾电源影响的信号完整性分析的一个组成部分，而非完整解决方案。 为什么传统 DRC 可能漏掉关键问题？ 传统规则检查（DRC）主要基于几何规则，例如线宽、间距、长度匹配以及回流路径等。这些规则大多建立在“理想参考平面”的假设基础上。 问题在于，即使所有 DRC 全部通过，信号和电源之间依然可能存在复杂耦合。Cadence 在文中展示了一个典型案例：两条网络增加间距后，串扰反而变得更严重。这种现象与传统认知“距离越远串扰越小”相反，其根源来自过孔耦合、平面噪声以及阻抗失配等因素。传统 DRC 无法识别这些问题。 图2：SI Metrics Check 发现传统规则检查无法识别的问题 Cadence 如何实现兼顾电源影响分析？ Cadence 提出的解决方案将 SI 与 PI 分析进一步融合，通过多项关键技术协同完成验证，包括： Sigrity X SPEEDEM Sigrity X PowerSI Clarity 3D Solver Sigrity X IBIS Modeling Sigrity X Advanced SI 这些工具能够同时考虑信号网络、电源网络、过孔结构、I/O Buffer 电流行为以及时域与频域效应，从而建立更接近真实硬件运行状态的系统级模型。 兼顾电源影响的签核流程核心思路 Cadence 建议在传统 DRC 之外增加两层电气验证机制： 1. SI Metrics Checking 利用快速仿真识别耦合噪声、平面影响以及潜在风险网络，无需运行耗时的完整非线性仿真即可完成初步筛查。 2. 兼顾电源影响的检查 进一步评估电源噪声对信号质量的影响、PDN 与信号网络之间的耦合效应，以及可能影响最终签核的潜在风险。 图3：兼顾电源影响的签核流程示意 结语 随着 DDR5、PCIe、高速 SerDes 等接口逐渐成为主流，单纯依赖传统 SI 或 PI 分析已经难以保障产品可靠性。未来的设计验证流程，需要同时关注信号路径与电源网络之间的相互作用。通过兼顾电源影响的分析方法，工程师能够更早发现潜在风险，提高设计签核的可信度，并降低后期调试与返板成本。 下载《兼顾电源影响的分析在现代信号完整性工作流程中的应用》完整版 本文仅节选了白皮书中的部分内容。完整版电子书将深入解析： 兼顾电源影响的技术原理与发展趋势 SI 与 PI 联合仿真的关键挑战 SSN 与兼顾电源影响的 SI 分析的本质区别 Sigrity X 与 Clarity 技术实现机制 面向高速 PCB 的签核流程实践 扫描下方二维码，免费下载电子书全文 获取完整技术解析、应用案例与设计实践经验。 原创内容，转载请注明出处： https://community.cadence.com 。 欢迎订阅“PCB、IC封装：设计与仿真分析”博客专栏， 或扫描二维码关注“Cadence楷登PCB及封装资源中心”微信服务号，更多精彩期待您的参与！ 联系我们：spb_china@cadence.comChinese blogddr5PDNSigrity X高速设计DRC中文兼顾电源影响的SISSN分析SI分析与建模https://community.cadence.com/cadence_technology_forums/pcb-design/f/allegro-x-capture-cis/66312/control-bill-of-materials-of-different-revision/1409280Sun, 06 Sep 2026 18:27:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:5a640099-2c6a-4b16-9b5c-5f50969d4963TechnoBobbyHi Filo221 , Could you provide a bit more detail on your workflow? Are these worksheets representing different design revisions or different assembly variants, and what specific differences are you typically looking to verify after exporting the BOM (added/removed parts, quantity changes, MPN/value changes, DNI/DNP status, etc.)? Also, if you are comparing different design revisions, have you tried Tools > Compare Design? It can help identify schematic-level differences such as added or deleted parts, property changes, connectivity changes, and net differences between design revisions.https://community.cadence.com/cadence_technology_forums/f/custom-ic-design/66311/cadence-extremely-slow-plot-for-dc-sweeps/1409279Sun, 06 Sep 2026 09:56:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:21b61eca-0bea-4746-8352-3ec43f0ad144Andrew BeckettAntoan, Please contact customer support (use the Case menu to submit a support case after logging into the ASK portal). We'll need to investigate where it's getting stuck and whether there's unusual about the data. You might also want to check with IC25.1 ISR8 (since that's the latest) in case it was fixed in the meantime (I've only done a very quick check for reports, and I might have missed it). Regards, Andrewhttps://community.cadence.com/cadence_technology_forums/f/custom-ic-design/66314/how-to-setup-calcval-or-different-approach-when-tests-differ-on-number-of-design-variablesSun, 06 Sep 2026 06:14:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:ffe1c449-bdd4-40a0-ac8f-5972b09b5decRH202503055935Hello, I was unable to find any solution on this, which would be functional. I also tried some Skill scripting but nothing helped so far. I have trimming procedure of oscillator. Corner setup: process, biasing current Test1 - Runs on 25deg and nominal VDD set in Design variable. Transient gives number of trimming code Test2 - Runs on -40 and 125 deg + two VDD values. It should use the code from Test1. This whole set should run across the Corners. Reason for this is to use the transient from Test1 as IC for PSS and PNOISE or any other simulation within Test2. I tried ?ignoreParams, ?matchParams in calcVal. I also tried to add dependency in run plan. It always fail mostly on different number of design variables. I tried to create corner1 with just process + ibias, one temp and one VDD and create corner2 with process+ibias+vdd sweep+tempsweep. Applied matchparams and ignoreparams fails on error like> no points matched the?matchParams and ?ignoreParams specification. Version of IC is: 23.1-64b.ISR15.37 Thank you very much for suggestions.https://community.cadence.com/cadence_technology_forums/pcb-design/f/allegro-x-apd/66313/how-to-add-a-spacer-between-two-stacked-dies-in-allegro-x-apdSat, 05 Sep 2026 06:13:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:e30b9a06-af89-4a8e-b3d9-037846e45443Gowtham PIn many stacked-die package designs, a spacer is introduced between dies to create a defined separation within the die stack. This is commonly seen when stacking dies of different sizes, meeting assembly stack-up requirements, or providing clearance for package structures between the dies. Steps Open Setup > Cross-section and add a new layer below the required die layer. Set the new layer's Function to Dielectric and assign a unique Layer ID (for example, D2 ). Verify that the layer is visible in the Visibility pane. Select Add > Spacer and define the spacer properties, including material, thickness, and dimensions. Specify the spacer size either manually or using the Shrink Factor option based on the die dimensions. Place the spacer in the design and verify its position in Edit > Die Stack , making any alignment adjustments as needed. Have you encountered a package design where a spacer was required to meet die-stack, assembly, or clearance requirements? Share your use case in the comments.APDdiestackspacerhttps://community.cadence.com/physical-systems-simulation/msc-nastran/b/weblogSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:9fefd391-1b9d-4719-988e-33f73975484ehttps://community.cadence.com/physical-systems-simulation/odyssee/b/weblogSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:076298ad-8b88-4178-b717-f46d68aadcd8https://community.cadence.com/physical-systems-simulation/patran/b/weblogSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:55f8ccb4-9405-4fee-8248-5eee0dea7c40https://community.cadence.com/physical-systems-simulation/romax/b/weblogSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:a6b465d5-067d-410e-a9bd-09c8d1089bb0https://community.cadence.com/physical-systems-simulation/simmanager/b/weblogSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:3e882999-2ba2-4ab1-96ff-d94bf80b6e4chttps://community.cadence.com/physical-systems-simulation/simufact/b/weblogSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:0161c303-7e1a-48be-8a19-0480e3e46679https://community.cadence.com/physical-systems-simulation/virtual-test-drive/b/weblogSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:7d8ec677-d0da-4db9-a86e-c7bd12a79f57https://community.cadence.com/physical-systems-simulation/msc-nastran/f/c858bed9-a672-49e1-9bf1-ad81072e702bSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:c9a631b7-59fc-4d9f-9873-3e7fc685d9f3https://community.cadence.com/physical-systems-simulation/odyssee/f/8b2bc1ae-760f-45a9-8f65-42caa19dd97eSat, 05 Sep 2026 02:03:00 GMT75bcbcf9-38a3-4e2e-b84b-26c8c46a9500:919fe18c-f554-4ac6-8274-14529919603c