より複雑な構成でのポストレイアウト・ミックスドシグナル・シミュレーションの実行

Cadence® Spectre® AMS Designer は、高いパフォーマンスのミックスシグナル・シミュレーション・システムです。複数エンジンの使用や、さまざまなプラットフォームから実行できる機能により、ミックスシグナル・デザイン検証を「活性化」し、市場競争でチェッカーフラッグを受けることができます。Start Your Engines! ブログ・シリーズは、シミュレーションのパフォーマンスをチューンアップし、生産性向上に役立つヒントと洞察を提供します。

近年、デザイン検証におけるポストレイアウト・シミュレーションは、純粋な過渡解析の他、EM/IR解析や電気熱解析でもその重要性を増しています。通常、設計者はスケマティックとその他のデザインの組み合わせ、もしくはポストレイアウトのスケマティックとデジタル機能ブロックの組み合わせでミックスドシグナル・シミュレーションを行います。しかしながら、より複雑なデザイン構造や先進デザインフローの場合、設計者は更に複雑なコンフィギュレーションでポストレイアウトのミックスドシグナル・シミュレーションを行います。そのような例の一つとして、DUTブロックはブラックボックスを内部に持つDSPFファイルで、そのブラックボックスをデジタル機能ブロックのコンフィギュレーションで置き換えるサンドイッチ構成が挙げられます。

この様なコンフィギュレーションには2つの利点があります。

第1の利点は、ポストレイアウトのミックスドシグナル・シミュレーションを高速化できる事です。通常のDSPFのブラックボックス化でも設計者はプリレイアウトのスケマティックを使う事が出来ますが、アナログソルバの速度と容量に制限されてしまいます。ここでVerilog/Verilog-AMS/SystemVerilogブロックにより、DSPFのブラックボックスを置換する事で、更なる高速化とより大きなデザイン容量でのシミュレーションが可能になります。

第2の利点は、設計者は検証をより早い段階で行える事です。通常、ポストレイアウト・シミュレーションは設計フローの最終段階で行われます。しかしIPレベルでの再利用が増えてくると、設計者は設計フローの早い段階から物理制約を考慮し、配置配線性を確認する必要があります。この場合、サブブロックレベルはまだ機能モデルや動作記述の段階であっても、設計者は早期見積もりの為にデザイン全体のポストレイアウト・シミュレーションを行う必要が出てきます。Virtuoso ADEフローのDSPS-in-the-middle機能により、設計者はHierarchy Editor (HED)で上記の様なコンフィギュレーションを簡単に設定出来、数クリックでポストレイアウトのミックスドシグナル・シミュレーションが実行可能になります。

関連リソース

ケイデンス社の回路設計製品およびサービスの詳細については、www.cadence.comをご覧ください。

Start Your Enginesについて

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- Qingyu Lin
- Translator: Ryo Sato