アナログレイアウト中のカレントミラー構造

By Mark Williams, Sr Software Engineering Group Director
Translator: Jiale Dou

カレントミラーは、バイアス電流、電流ステアリング、およびアクティブ負荷を供給するために、ほぼすべてのアナログ IC 回路に実装されています。これらの構造は、基準分岐を流れる電流を1つ以上のミラー分岐にコピー(またはミラーリング)するように設計されています。カレントミラーは非常に広く使用されており、おそらくアナログ IC 回路の最も重要な構成要素であるため、多くの場合、最初に設計、レイアウトされる回路となります。

MOSFETカレントミラーの典型的な使用例を見てみましょう。

[図1] カレントミラー回路 

[図1]の回路では、カレントミラーはその下の差動対に対するアクティブ電流負荷です。 このタイプの回路では、M3とM4の負荷が正確に揃っていることが不可欠です。M1とM2を流れる電流に不一致があると、回路に歪みが生じ、性能が低下し、回路の仕様を満たすことができなくなります。このような回路やバリエーションはアナログ回路に何度も登場します。 

M1 と M2 のデバイスを整合させた回路図を描くのは簡単ですが、レイアウト設計になると実現することが非常に困難になります。MOSFETプロセスのばらつきは、2つのデバイスが十分に一致することを保証できないことが多く、ドーピング/インプラントの密度、酸化膜の厚さ、その他多くの原因によるチップ全体のばらつきが、デバイスの不整合に繋がります。

[図2] デバイスの酸化膜の厚さのばらつき 

動作中の MOSFET に電流が流れると、チャネルの深さがチャネルの長さにわたって変化します (飽和時のピンチオフの原因)。この効果と注入の方向との相互作用により、デバイスの性能にさらなるばらつきが生じます。

[図3] チャネルの厚さのばらつき 

光学的効果とは、"同一の"デバイスが実際には異なる寸法を持つことを意味し、40nm以下のプロセスノードにおけるレイアウト依存効果 (LDE)とは、デバイスの相対位置がその性能に影響を及ぼすことを意味します。デバイスがウェルの端に近接していることが一つLDEの事例として挙げられています。ウェルの端からのデバイスの距離は、デバイスの Vt (しきい値電圧) に影響を与えます。その原因は、ウェルを定義するために使用されるレジスト側壁から散乱する注入イオンであり、その結果としてVt が数ミリボルト、あるいは数十ミリボルト増加します。(Faricelli, 2010)

[図4] レイアウト依存効果の一例 

Vt がウェルの端からの距離によってどのように変化するかを[図4]で示します。

回路設計者やレイアウト設計者は、カレントミラーでデバイスをマッチングさせる際にこれらの問題を意識しています。1つの対策方法は、ペルグロムの法則を利用してデバイスを大型化することです。(Pelgrom et al, 1999) これにより、Vt マッチングとノイズ性能が向上しますが、面積が増加し、帯域幅が減少します。もう 1 つは、デバイスを幾何学的に一致させることです。

カレントミラーを構成するデバイスは、形状を可能な限り一致させる必要があります。設計者は通常、異なるパラメータを持つデバイスを一致させることは避け、例えば 4 um 幅は 2 x 2 um 幅のようにします。紙面上では同じ幅でマッチしていますが、実際に製造すると一致性が非常に悪くなるためです。良好なマッチングを実現するには、デバイスを同じ方向に回転させる必要があります。これは、インプラントの方向を含むいくつかの製造プロセスの影響により、向きが異なるデバイスは特性が変化するためです。

[図5] デバイスのレイアウト

左側に強調表示されているリファレンスデバイスと一致するレイアウトです[図5]。 

カレントミラーの2つの分岐には、同一にパラメータ化されたデバイスがあることを保証することが不可欠です。同様に、各デバイスの周囲のレイアウトも一致させる必要があります(他のデバイスやガードリングなどとの近接等)。 

次の戦略は対称性であり、各デバイスを複数の小さなデバイスに分割し、それらを対称的に配置します。通常、基準となるデバイスは中央に配置され、他のデバイスはその周囲に分割されます。基準デバイスを中央に配置することは、設計者が複数のMOSFETを一致させる必要がある、複数バイアスを備えたカレントミラーの場合により重要ですが、単純なカレントミラーでも一般的な方法です。

[図6] コモンセントロイドのレイアウト

基準デバイスが中央にあるコモンセントロイドのレイアウトです[図6]。

このコモンセントロイド設計スタイルにより、プロセスのばらつきの影響が平均化されてマッチングが向上します。

[図7] プロセスばらつきの均一化 

コモンセントロイド設計スタイルにより、プロセスばらつきの影響が均一化されます[図7]。

ミラーデバイスをより多数に分割し、それぞれの幅を小さくすることでプロセスのばらつきや光学的影響がより多数のデバイスにわたって"平均化"されるため、マッチングも向上します。

[図8] デバイス数を増やしたコモンセントロイドのレイアウト

[図8]は同じカレントミラーのように見えますが、各デバイスの幅は 20u ではなく 5u しかありません。各デバイスの幅の合計値は前と同じですが、分割したことで、デバイス間の全体的なマッチングは向上します。 

[図9]は最大分散スタイルと呼ばれる別のコモンセントロイドパターンです。このパターンでは、2つのデバイスは依然としてコモンセントロイドとして配置されていますが、インターリーブスタイルになっています。これにより、LDE効果をある程度均一化できるため、デバイスのマッチングをさらに改善できますが、配線が複雑になり、設計面積が増加します。

[図9] 最大分散設計スタイル

[図10] カレントミラーのレイアウト 

[図10]は2列のカレントミラーです。左側は配線がシンプルな構造で、右側はクロスクワッド構造です。

大型デバイスの場合、利用可能なスペースに合わせるか、デバイスを近づけることでマッチングを改善し、カレントミラー全体のばらつきを減らすため、ミラーを２列に配置することが一般的です。上の図の左側にある中央のパターンの基準は、配線が簡単です。右側のクロスクワッドパターンは、あらゆる方向のチップ全体のばらつきに対する許容度をさらに向上させるために使用されますが、中央で交差する配線が必要なため、配線がより複雑になります。

[図11］デバイスのソースコンタクト位置

電流の方向を示すためにソースコンタクトを強調表示しています[図11]。

前述したように、デバイスに流れる電流の方向も重要です。シンメトリーに電流の方向を反転させるのが一般的です。上の例では、各 MOSFET のソースが強調表示されており、図の中心を軸に対称に配置されています。これにより配線プロセスが簡素化され、対称配線の実現も容易になりますが、前述したチャネル厚効果によりデバイスのマッチングが犠牲になる可能性があります。

多くの場合、アナログレイアウトには正解がありません。 全てのアナログレイアウトは競合する複数の要件間の妥協が必要です。例えばマッチング、アイソレーション、設計面積、アスペクト比や配線などです。回路設計者やレイアウト設計者は、知識と経験を駆使して、設計に適した妥協点を選択します。 Pulsic の Animate Preview は、議論された全てのテクニックをインテリジェントな方法で自動的に選択し、数秒でデザインのレイアウトプレビューを作成することで、デザインの繰り返しの削減に貢献します。詳細については、https://animate.pulsic.comをご覧ください。

この記事で取り上げたテクニックは、カレントミラーで良好なMOSFETのマッチングを実現するための出発点に過ぎません。例えば、最新のプロセスでは、設計者はダミーデバイスを挿入し、デバイスの密度も考慮する必要があります。これらは次回のブログ記事のテーマです。

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