MLベースのSpectre FMC解析を利用したワーストケースでの設計不良の早期・正確・迅速な調査とデバッグ

より小さなジオメトリを持つプロセス・ノードは、SoCに多くの機能を組み込むことができるため、チップ・メーカーやOEMを常に惹きつけてきました。しかし、より小さなトランジスタを使用すると、複雑さが増し、IC設計エンジニアに多くの課題を突きつけます。先端ノードでは、プロセスのばらつきが大きいため、高い歩留まりを確保することは非常に困難です。主に歩留まりは収益性の判断に役立ち、品質を明確に示すため、半導体製造において重要な役割を担っています。積極的なプロセス微細化の目的は、高い歩留まりが確保され検証されて初めて達成されます。IC設計者は、モンテカルロ（MC）シミュレーションによって、ワーストケースの設計不良を発見し、量産前に歩留まりを推定します。この方法は、アナログ・シミュレーションの実行時間が長いという欠点がありますが、精度を高めることができます。市場投入までの時間が短縮される中、何百万、何十億もの統計シミュレーションを実行し、検証に多くの時間を費やす余裕があるのでしょうか？

ケイデンスのSpectre FMC解析は、機械学習（ML）と高度な統計技術を使用し、従来のブルートフォース・モンテカルロ・シミュレーションよりも早期、正確、かつ大幅に速い歩留まり推定を可能にします。

高シグマ設計の稀少な不具合を発見・修正するための課題

半導体ファウンドリは、デバイスレベルのばらつきを統計モデルとして正確に捉えています。これにより、ばらつきを考慮した設計手法の採用が容易になり、ランダムなばらつきの影響によるICの故障の確率を低くすることができるようになりました。モンテカルロ（MC）シミュレーションは、これらの統計モデルを活用してワーストケース・サンプルを決定し、目標歩留まりを確保するものです。しかし、MCシミュレーションは、特にスタンダードセル、メモリビットセル、アナログIP（ADC、DAC、PLL、バンドギャップ）など、故障確率の低いチップ上で繰り返し使用されるデザイン・ブロックに対して、大きなコンピューティング・リソースと時間を必要とします。

シミュレーション・ツールの性能が向上し、大規模なコンピューティング・リソース（コア数の増加やクラウド・コンピューティング）を利用できるようになっても、こうした計算量の多いMCシミュレーションを行うことは現実的ではなく、多くの場合、不可能です。特に高シグマMC解析では、高い歩留まりを確保するために必要なMCシミュレーションの実行回数が10億回を超えることもあります。また、シミュレーション回数が少ない場合でも、各回のシミュレーションは高額になります。

また、市場投入までの時間が常に短縮されていることも重要なポイントです。従来の方式では、ガウス分布の貴重なテール情報を得るために、平均値付近の不必要なシミュレーションを多く行うため、ワーストケースのサンプルを見つけるのに長い時間がかかっていました。例えば、6シグマ解析のための標準的なMCシミュレーションでは、10億サンプルの中からワーストケースを見つけるのにおよそ31CPU年を要します（各シミュレーションは1秒かかると仮定）。

図 1: 従来のブルートフォース・モンテカルロシミュレーションの限界

そのため、自動運転、ヘルスケア、HPC、AI、IoTなどのアプリケーションは、もはやMC解析などの従来の方式に頼ることはできません。半導体業界では、歩留まりを正確に見積もり、より少ないシミュレーションでワーストケース・サンプルを検出し、高シグマ故障の判定に時間をかけないツールが求められています。

図 2:  貴重なテール情報を得るために行われる平均値周辺の不必要なシミュレーション

そのため、高速（最小限のシミュレーション回数）で正確な高シグマ・モンテカルロ解析を可能にする最先端のシミュレータ技術やメソドロジーを用いたEDAソリューションが不可欠です。

ソリューション: Cadence Spectre FMC Analysis

上記の課題を克服するため、ケイデンスは、高性能なSPICE精度回路シミュレーションのゴールデン・スタンダードとして広く採用されている、業界をリードするSpectre Simulation PlatformにFast Monte Carlo（FMC）技術を統合しました。

Spectre FMC Analysis は、メモリセル、ビットセル、スタンダードセル、アナログ、ミックスシグナル、RF、I/Oブロックを含む3～6σ以上のアプリケーションに適用されます。MLと高度な統計技術を組み合わせることで、以下のことが可能になります：

• 統計的な正確さを損なうことなく、早期に、より速く歩留まりを見積もる
• 少ないシミュレーション回数でワーストケースのサンプルを見つけ、MCサンプルのフルセットを実行することなく、有用な統計情報を抽出する

Spectre FMC Analysisは、コマンドラインとVirtuoso ADE Suiteのユースモデルを可能にします。Virtuoso ADE Suiteを使用するアナログ設計者は、同じ環境からSpectre FMC解析を実行し、その生産的で使いやすい解析およびデバッグ機能を使用できます。

図 3: Spectre FMC とデザイン・アプリケーション

Virtuoso ADE Suiteは、コンピュート・ファームやクラウドにまたがるモンテカルロ・シミュレーションの分散処理に活用することも可能です。主なテクノロジーと機能は以下の通りです：

ワーストケースの回路動作を特定する高シグマのモンテカルロ解析

低確率領域におけるワーストケース・サンプルを決定するためには、より多くのシミュレーション・サイクルが必要です。Spectre FMC Analysisは、MLと高度な統計学に基づいて故障と歩留まりを正確に推定することで、この問題を克服します。また、統計変数の数と回路やDesign Under Test (DUT) のデバイス数に応じて、10倍から10,000倍以上のスピードアップを実現します。

キャラクタライズおよびスタティック・タイミング・フローとの統合

• Liberate Trio Characterization Suiteにおいて、FMC解析を使用することで桁違いに短い時間で.Libファイルを生成するため、LVF生成の高速化が可能になります。
• Tempus: 半導体業界では、回路機能障害の原因となるワーストケース・サンプルを正確に特定し、歩留まりの不確実性を最小限のシミュレーション回数とターンアラウンド・タイムで見積もる、信頼性の高いハイシグマ・サインオフ・ソリューションが求められています。Tempusの統合により、統計的ばらつきの影響を受けるクリティカル・パス遅延のスタティック・タイミング解析（STA）とサインオフの高速化が可能になります。

歩留まり推定機能

• ユーザー定義（固定）のシミュレーションコストで回路の歩留まりを決定
• モンテカルロ・シミュレーションによるワーストケース・フェイルの詳細な解析に入る前に、限られたシミュレーション・バジェットでより速く答えを算出

これらの主要な技術や機能は、少ないシミュレーションで歩留まりを推定し、ワーストケースとなるサンプルを検出することを可能にします。

ケース・スタディ: 5nm PLL ポストレイアウト検証

先端ノード設計における Spectre FMC 解析の利点を紹介するために、5nmの位相同期回路(PLL)設計を考察しました。PLLは、最も広く使用されているアナログ回路ブロックの1つであり、ほとんどの大規模デジタルおよびアナログ、ミックスシグナル・システムで重要な役割を担っています。例えば、PLLはクロック・ジェネレーターやSerDesなどで使用されています。PLLはゲート・アキュレート・シミュレーションに要する時間が長く、多くのMCシミュレーションを伴うため、歩留まりに影響する可能性があります。さらに、ポストレイアウト解析には寄生素子が含まれるため、シミュレーションに要する時間が長くなります。Spectre FMC Analysisアルゴリズムは、以下の図4のように、より少ないシミュレーション回数でワーストケースのサンプルを正確に予測することができます。これによると、2,000ポイントのMC実行のうち、FMCは3σのワーストサンプルを特定するのに449回、4.5σポイントを見つけるのに570回のシミュレーションが必要だったことがわかります。

図 4: PLL用2,000ポイントMC実行のうち3σ値を特定するSpectre FMC Analysis

右側のプロットは、3σ値を特定するためのFMC実行によるものです。右側のグラフは、テールを拡大したものです。

まとめ

先端技術におけるプロセスのばらつきやミスマッチの増加により、複雑なシステムの目標歩留まりを確保するために、より迅速で正確な統計シミュレーションが必要とされています。ケイデンスのSpectre FMC Analysisは、MLと高度な統計学を使用して、故障と歩留まりを正確に推定します。これにより、設計者はワーストケースの設計不良を早期に発見し、デバッグすることができ、高価な設計のやり直しを回避することができます。Spectre FMCが提供する高シグマ・モンテカルロ解析機能は、アナログ／ミックスシグナル、RF、I/Oブロック、メモリ、ビットセル、スタンダードセルに対して、正確で信頼性が高く、スケーラブルです。

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- Vinod Khera
- Translator: Yoko Watanabe