Start Your Engines: 非常に効率的なミックスシグナル検証エンジニアの7つの習慣

17 May 2021 • 1 minute read

Cadence® Spectre® AMS Designer は、高いパフォーマンスのミックスシグナル・シミュレーション・システムです。複数エンジンの使用や、さまざまなプラットフォームから実行できる機能により、ミックスシグナル・デザイン検証を「活性化」し、市場競争でチェッカーフラッグを受けることができます。Start Your Enginesブログ・シリーズは、シミュレーションのパフォーマンスをチューンアップし、生産性向上に役立つヒントと洞察を提供します。

ミックスシグナル検証は、とても複雑で時間のかかる仕事です。最先端のソルバと強力な計算リソースを必要とします。ミックスシグナル検証エンジニアは、市場投入までの時間のプレッシャーと、適切なカバレッジやシミュレーション精度とのバランスを取る必要があります。このブログでは、すべてのミックスシグナル検証エンジニアが従うべき7つのベストプラクティスを共有します。

この図は、典型的な低電力ミックスシグナル・システム・オン・チップ（SoC）を表しています。また、AMS実装と検証環境の複雑さも示しています。

習慣1: 各ブロックの機能定義を正しく組み合わせて使用する

システム検証はブロック実装よりもかなり早く開始されます。これは、トップダウン設計手法の重要な特徴です。ブロックは、最初はVerilog、SystemVerilog、System C、 VHDL、Verilog-A、Verilog-AMS、実数モデルのような高レベルのデザイン言語 (HDL) で書かれます。HDLで書かれたブロックのシミュレーションは、対応するトランジスタ・レベルの実装 (ポストレイアウトありまたはなし) よりもはるかに高速です。複雑なSoCのシステム・レベルのシミュレーションを、全ブロックをトランジスタ・レベルの実装 (ポストレイアウト寄生あり) で現実的な時間内で実行することは不可能です。

検証プランは複数のシミュレーションサイクルから成り、正しく計画しなければ完了までに数か月から数年を要することになります。このため、検証エンジニアが各ブロックの機能定義をそれぞれの実行に対して正しく組み合わせて使用することが重要です。これは、シミュレーションを現実的な時間で完了するために役立ちます。たとえば、PLLの寄生ありのトランジスタ・レベルでのシミュレーションには、より長い時間がかかります。したがって、PLLをトランジスタ・レベルでシミュレーションするときには、可能な限り他のブロックにはHDL定義を使うことができます。さらに、適切なカバレッジで検証時間を満たすためには、デザイン内で実行時間が長いブロックを特定することが不可欠です。正しい機能の組み合わせを選択するために、設計上重要なタイミングパスと精度の要求を考慮する必要もあります。

習慣2: 自動化の範囲を最大化する

ほとんどの検証エンジニアは、結果検証を自動化しています。また、スクリプト、テストベンチ、スティミュラス等の生成も自動化しています。しかし、手動作業が必要な特定のタスクもまだあります。たとえば、アナログとデジタルIPの検証環境を考えてみてください。アナログIPはGUIベースの環境内で開発されますが、デジタルIPはコマンドライン/UVM環境で開発されます。どちらかの環境からもう一方の環境にIPがインポートされるとき、それは手動のプロセスです。別の例としては、検証カバレッジ・レポートがあります。アナログとデジタルのドメインは、シミュレーション・カバレッジを扱うための異なるメカニズムを持っています。どちらかの環境からシミュレーション結果を持ち込み、もう一方の環境でカバレッジ・レポートを更新することは困難です。

Cadenceは、これらのタスクを自動化するツールを提供しています。IPは異なる環境に簡単に移植できます。カバレッジは、アナログとデジタル検証環境が通信する共通の場所で監視もできます。Virtuoso ADE VerifierからvManagerへの接続や、CLIPSとVirtuoso IP再利用のようなCadenceのソリューションが、そのような2つの例です。

以下のRapid adoption kits (RAK) をご参照ください:

CLIPSの実践例 - Virtuoso AMS IP Reuse with CLIPS(Command-Line IP Selector) (英語版, 日本語版)
Virtuoso advanced Testbench Reuse flowの実践例 - AMS Advanced SV UVM Testbench Reuse Flow (英語版, 日本語版)
Virtuoso ADE Verifier to vManager connectionの実践例 - Virtuoso ADE Verifier (英語版, 日本語版)

習慣3: キャプチャしたデータの再利用 (スナップショット、保存したシミュレーション状態等)

ミックスシグナル・シミュレーションは、コンパイル、エラボレーション、シミュレーションの3つのステップから成ります。経験豊富なミックスシグナル検証エンジニアは、複数実行でこれらすべてのステップに費やす時間を可能な限り節約します。CadenceのXceliumやSpectreシミュレータのような先端のEDAツールは、Multi Snapshot Incremental Elaboration (MSIE)、Process Based Save Restart (PBSR)、Analog HDLコンパイル・ライブラリの再利用、Analog Solver Save Restartといった機能を提供し、ミックスシグナル検証エンジニアが検証タスクをスピードアップする助けとなります。これらの機能は、検証エンジニアがコンパイル、エラボレーション、シミュレーションに費やす時間を大幅に削減することに役立ちます。これらの機能を使用することで、シミュレーションのパフォーマンスはシナリオの使用方法に応じて2x-10x向上できます。検証時間を改善するために、MSIE、PBSR、Spectre Save-RecoverのようなCadenceの技術をご利用ください。

上記の技術の詳細については、次のArticleをご参照ください。

One-Stop Knowledge Resource for MSIE (Multi-Snapshot Incremental Elaboration)
Process Based Save Restart (AXUM Flow) (英語版, 日本語版)
Using Spectre Save-Recover

習慣4: アナログ・ソルバを賢く選択する

ミックスシグナル・シミュレーションでは、アナログ・ソルバがパフォーマンスのボトルネックになります。イベント・ドリブンであるデジタル・シミュレーションとは異なり、アナログ・シミュレーションは可変タイム・ステップで数値法ベースであるためです。検証ステージによって、ブロックに対して異なる定義を使用します。したがって、特定の実行に対するアナログ・ソルバの選択は、その実行でのブロックの機能的な組み合わせに依存します。

CadenceのSPICEソルバの詳細は、以下のArticleをご参照ください。

Introducing Spectre X (英語版, 日本語版)
Optimizing Spectre APS Performance (英語版, 日本語版)
Spectre XPS MS (英語版, 日本語版)
Spectre FX (英語版, 日本語版資料 1, 日本語版資料 2)

習慣5: アナログとデジタル・ソルバを最大限に活用しパフォーマンスと精度を最適化する

ミックスシグナル検証では、アナログ・ソルバをチューニングすることが最も重要なステップです。アナログ・ソルバの使用には、十分な経験とコマンドが必要です。アナログ・ソルバには、デザインのさまざまな部分でソルバのアルゴリズム動作を制御するための多くのオプションと引数があります。EDAツール・ベンダは、アナログ・ソルバの性能を最大限に引き出すための既存のプリセットやガイドラインを提供します。いくつかの共通のプリセットやオプションは、以下の通りです:

Conservative (preset)
Moderate (preset)
Liberal (preset)
Reltol
Vabstol
Iabstol
Post-layout reduction presets/speed
Circuit Element Optimization options (rshort, dcut, ccut, and so on)
Relative signal reference
Max step

所望の精度を保ちながらシミュレーションのスピードを向上する方法については、How to debug slow AMSD simulationをご参照ください。

習慣6: I/Oデータ書き込み時間削減のためにデータを賢く保存する

プロセスにI/Oのやり取りが関わるため、ミックスシグナル検証ではデータ書き込みにかなり時間がかかります。一般的に、実行ホストと(結果データが保存される)ファイラ・マシンは異なります。データの保存のほかに、スマートなEDAツールはディスク使用量を削減するために保存前にデータを圧縮します。データ書き込みの時間に加えて、結果データベースを圧縮することにもさらに時間がかかります。データ保存時間を削減するために、Cadence Spectre AMS Designerのデジタルとアナログ・ソルバが並列でデータを書き込むFlexモードは新しいデータ保存メカニズムを提供し、最終的に全体のシミュレーション時間を削減します。EDAツールはデータ書き込み最適化のために改良されていますが、経験豊富なミックスシグナル検証エンジニアは必要な信号のみを保存するでしょう。デザイン内の何百万ものノードを、不必要に保存する意味はありません。ポストレイアウト・ブロックに対しては、個々のネットのフラグメントをフィルタする方法があります。さらに、シミュレーション時間の指定区間で特定の信号を保存することも可能です。シミュレーション中に選択した信号(電圧または電流)をインタラクティブに解析したい場合には、SimVision MS（Mixed Signal）のようなインテリジェントでインタラクティブなデバッグ機能を使用することができます。

信号を賢く保存するためのヒントは、Optimizing disk space efficiency for AMS simulationsをご参照ください。

習慣7: EDAベンダとのシームレスなチャネルを作成する

検証サイクルの中では、予期しないシナリオが発生します。設計とモデリングのチームは、IPレベルのテストに最良のモデルと設計ブロックを提供します。検証エンジニアは最善を尽くします。EDAベンダは品質的に最高なツールを提供します。NDAの承認とセキュア・チャンバーへのアクセスには、時間がかかる可能性があります。大規模な半導体企業は、検証サイクル中に予期しないシナリオが発生する可能性があることを知っているため、このボトルネックに事前に対処し、EDAベンダとのシームレスなチャネルを作成します。お客様の成功を支援するために、Cadenceは専用のサポートやサービスを提供しています。そのようなサービスをご希望の場合は、Cadenceの営業チームにお問い合わせください。

詳しくは、アプリケーションノートSeven Habits of Highly Efficient Mixed Signal Verification Engineersをご参照ください。

~Lalit Mohan

Translator: Haruko Tadokoro

Start Your Enginesについて

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