Start Your Engines: AMS DesignerとSystemVerilogネットリスタ・フロー用HDL Packageを便利に定義するためのGUI

Cadence® Spectre® AMS Designer は、高いパフォーマンスのミックスシグナル・シミュレーション・システムです。複数エンジンの使用や、さまざまなプラットフォームから実行できる機能により、ミックスシグナル・デザイン検証を「活性化」し、市場競争でチェッカーフラッグを受けることができます。Start Your Enginesブログ・シリーズは、シミュレーションのパフォーマンスをチューンアップし、生産性向上に役立つヒントと洞察を提供します。

Bonjour!

この投稿では、AMS Designerフローで使用するためにVirtuosoでHDL packageをセットアップする方法を紹介します。

packageは、SystemVerilog、SystemVerilog-AMS、VHDL、VHDL-AMS言語の重要なハードウェア記述のオブジェクトです。packageを使用して、設計者は関数、カスタムのデータ型などの共通なコードを定義してモデル間で再利用します。

IC6.1.8 ISR13より前のバージョンでは、VirtuosoフローでのHDL packageの取り扱いは直感的でなく、Virtuosoで多くのサポートとメンテナンスを必要としていました。ISR13に新しいVirtuoso HDL Package Setup GUIが導入され、SystemVerilog、SystemVerilog-AMS、VHDL、VHDL-AMSの package向けのVirtuosoフローが改善されました。

Virtuoso HDL Package Setup GUIには、ベーシック・モードとアドバンスド・モードの２つがあります。各モードの詳細については、続きをお読みください。

ベーシック・モード

下図に示すように、ベーシック・モードには、HDL packageを有効にしてセットアップするための最小限の機能とオプションがあります。

Xceliumインストール内のUniversal Verification Methodology (UVM) を有効にすることもできます。テスト対象のSoCデバイスのパワー・インテントをIEEE1801標準コマンドで記述する場合には、SystemVerilog UPF packageを有効にすることもできます。

VirtuosoのHDL Package Setup GUIを使用すると、ユーザーまたはCADチームは、外部xrunArgsCompilePKG.fファイルを使ってプロジェクト用にカスタムpackageをセットアップすることができます。

このxrunArgsCompilePKG.fファイルには、packageコードのファイルまでのパスと、xrunの-makelibと-endlibでpackageがコンパイルされるライブラリ名を指定することができます。

packageはスクラッチのディレクトリにコンパイルされ、別のツールと共有することができます。

アドバンスド・モード

名前が示すように、アドバンスド・モードには以下の追加機能があります:

• GUIを使った-makelibと-endlibの容易な設定
• cds.libに定義されたVirtuosoライブラリで利用可能なpackageを確認する機能
• 便利なpackageのコンパイル実行とそのGUIでのチェック

主なメリット

Virtuoso HDL Package Setupフォームは、複数のソフトウェア向けにHDL packageをセットアップするために統合され一元化されたGUIです。 次の表は、Virtuoso HDL Package Setupを再利用できるVirtuosoソフトウェアをまとめたものです。

~ Andre Baguenier

Translator: Haruko Tadokoro

関連リソース

• One-Stop Knowledge Resource for Mixed Signal Verification
• AMS Designer Product Page
• AMS Designer日本語資料

Cadenceの回路設計プロダクトとサービスの詳細については、www.cadence.comをご参照ください。

Start Your Enginesについて

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