Virtuoso Meets Maxwell: Custom Passive Device Authoring – パート 1 (マーカー図形の自動生成)

'Virtuoso Meets Maxwell'はVirtuoso RFソリューションとVirtuoso MultiTechの機能及びその潜在能力の紹介を目的としたブログの連載です。ではどのようにVirtuosoがMaxwellと出会うのでしょうか。現在、VirtuosoプラットフォームはRF設計をサポートしており、RF設計者は物理的な放射の影響をマクスウェルの方程式で測ります。この連載では、有益なソフトウェアの改善点にスポットを当てて解説するだけでなく、VirtuosoのIC-パッケージ設計環境内の様々なツールの知識や経験についてRF、マイクロ波、及び高周波設計の視点から様々なブロガーや専門家の声をお届けします。月曜日に投稿されますのでチェックしてみてください。 

Cadence EMX Designerのリリースについて聞いたことがあるかもしれません。この非常に高速なレイアウト合成ツールは生産性を大幅に向上させ、展示会や国際マイクロ波シンポジウム（IMS）などのカンファレンスで多くの関心と興奮を生み出しました。

RF回路の性能は、インダクタやトランスなどの受動素子の特性に大きく依存します。製品の仕様を満たすために、RF設計者はファウンドリが提供するPDKのデバイスにいつも依存するわけにはいきません。実際、最適化されたカスタム受動素子を作成するには、かなりの時間と労力が費やされます。EMX Designerは、デバイスの最適化にかかる時間と労力を削減する上で重要な役割を果たします。

もう１つの要件は、新しく設計されたカスタム受動素子を開発サイクル全体に統合することです。RF設計者が直面する課題は、すべての設計、シミュレーション、物理検証フローがこれらの新しい非PDKデバイスをサポートする必要があることです。

PDKの様々な部分について少し考えてみると、デバイス固有の情報が多くの場所に保管されていることがすぐにわかります。デバイスレイアウトから始まり、回路生成用のSymbol View、回路シミュレーション用のデバイスモデル、Component Description Format (CDF)のセットアップ、複数のネットリスタ用のStop viewなどが必要になります。物理検証のサインオフの場合、デバイス固有のDRCルール、また、メタルフィルからデバイスを除外する為のマーカー図形が必要になります。そして最終的には、LVSチェック中に新しいデバイスを抽出する必要があります。今日まで、RF設計者はこのデータ作成にとてつもなく長い時間を費やしています。データの一部が欠落している場合でも、検証のギャップを受け入れています。

CadenceがVirtuoso Studio IC23.1とともにリリースした新しいCustom Passive Device Authoring (CPDA) フローは、これらのすべてのデータを作成し、既存の検証ギャップを取り除くための包括的なメソドロジーを提供します。使いやすい特徴的な生成フローの後は、ユーザーによるマニュアル操作なしで、RFIC設計および検証フロー全体を通じて、カスタム受動素子を他のPDKデバイスと同様に使用することができます。

このブログでは、新しいカスタム受動素子の特性評価、回路シミュレーション用モデル生成、およびマーカー図形作成の最初のステップについて説明します。次回のブログ（パート２）では、Physical Verification System（PVS）またはPegasus Verification Systemを使用したLVS用のカスタム受動素子を組み込むためのマーカー図形の使用方法と、Cadence Quantus Extraction Solutionを使用した寄生抽出のための使用方法について説明します。

図1にCPDAのフローを示します。出発点は、最適化されたデバイスレイアウトです。手動で作成することも、EMX Designerなどのレイアウト合成ツールを使用することもできます。

図 1: Custom Passive Device Authoring フロー

デバイスレイアウトが完了したら、Symbol View、デバイスモデル及び回路シミュレーション用のSpectreネットリストにデバイスモデルを含めるための正しいCDFの設定が必要になります。Virtuoso Electromagnetic Solver Assistantを使用すると、このデータを自動的に作成することができます。図2は、カスタムインダクタのFull Cellview Modelの定義を示します。

図 2 : Electromagnetic Solver Assistantによる新しいFull Cellview Modelの生成

ユーザーはポートを定義し、電磁界シミュレーションとS-Parameter抽出のためにレイアウト全体を EMX 3D Planar Solverに送ることができます。 図3は、抽出された S-Parameterを使用してSymbol Viewと S-Parameter Viewを生成する方法を示しています。

図 3: Symbol Viewと S-Parameter Viewの生成

加えて、Spectreのネットリスティングに必要なすべてのセットアップ情報はカスタム デバイスの CDF に保存されます。 今では、回路シミュレーション用にHierarchy Editor (HED) で S-Parameter Viewを選択できるようになりました。 同僚の Johannes Grad がこのトピックについて書いたブログを参照してください。

これらの手順により、回路図の生成とPre-Layoutシミュレーションに必要なデータがすべて利用可能になります。

しかし、バックエンドに目を向けるとどうでしょうか? 物理検証についてはどうでしょうか？ さまざまな検証手順をすべて有効にするには、カスタムのトランスにマーカー図形をいくつ追加する必要がありますか? デバイス固有のDRCルール用のマーカー、メタルフィルからデバイスを除外するためのマーカー、その他フロー用のマーカーがあると思います。 そして言うまでもなく、インダクタのメタルが単なる配線ではなくデバイスの一部であることをLVSツールに知らせるためのマーカー図形が必要です。

新しいCPDAフローは、この面倒な作業を容易にします。 それは、ユーザー定義の簡単なレイヤー演算設定ファイルに基づいて、いくつものマーカー図形を自動的に作成することが可能になります。 CPDAフローは、AND、NOT、OR などの多数のブール演算子、Inside、Outside、Holes などの選択演算子、または既存の図形から新しい図形を派生する Grow などのサイズ演算子をサポートしています。その後、派生した図形を既存のテクノロジーレイヤ上のデバイスレイアウトに追加できます。 図4は、カスタムインダクタ用にいくつかのマーカー図形を作成するレイヤー演算設定ファイルの例を示しています。

図 4: CPDAを使用したマーカー図形自動生成のレイヤー演算設定ファイル記述例

Virtuoso Studio IC23.1 では、Electromagnetic Solver AssistantにCPDAフローを起動するための新しいトップレベルアイコンが追加されました。 このフローの最初のステップは、図5に示すようにマーカー図形の生成です。

図 5 : CPDA を使用したマーカー図形の生成

図6は設定ファイルで定義されたとおりに作成されたマーカー図形の例を示しています。

図 6: マーカー図形を発生させたカスタムインダクタ

レイヤー演算設定はdevices.txt ファイルに保存されており、1つのファイル中で複数種類のデバイスに対するレイヤー演算設定を行うことができます。図5に使用された例には、インダクタとトランスそれぞれの設定が含まれていました。 マーカーを生成するレイヤー演算設定は非常に柔軟で、いくつもの汎用デバイスに使用できます。 これは、プロセステクノロジ固有の設計ルールに基づいています。 レイヤー演算設定ファイルの作成と、ツールで devices.txt ファイルを指定する方法の詳細については、『Virtuoso Electromagnetic Solver Assistant User Guide for IC23.1』の「Authoring Custom Passive Devices」を参照してください。 貴社のCAD部門がセットアップと有効化をお手伝いできると確信しています。 

これは CPDA に関する最初のブログです。 次回の Virtuoso Meets Maxwell ブログでは、自動生成されたマーカー図形を使用して、いくつものカスタム受動素子を備えたRFデザインのトップレベルLVSを可能にする方法について説明します。 現在、RF設計者は、このLVS検証にBlackBox、またはネットを分割するためのダミー抵抗を使用しています。 これらのアプローチに検証ギャップはつきもので、これらのギャップをいかにCPDAでシームレスに埋めるか。その方法は、別のブログで説明しましょう。

乞うご期待！

関連リソース

	Datasheet	Virtuoso RF Solution Virtuoso Heterogeneous Integration
	Product Manual	Virtuoso MultiTech Framework User Guide Virtuoso RF Solution Guide Virtuoso Electromagnetic Solver Assistant User Guide
	Free Trials	Virtuoso RF Solution - Module Layout with Edit-in-Concert Virtuoso RF Solution - EM Analysis Virtuoso RF Solution - Physical Implementation Flows

Cadenceの回路設計用製品とサービスに関する情報についてのさらなる情報はwww.cadence.comをご参照ください。

Claudia Roesch
Translator: Osamu Chiba

お問い合わせ

ご質問や一般的なフィードバック、または今後のブログ・トピックのご提案は、日本ケイデンス フィールド・マーケティング部 cdsj_info@cadence.com までメールでお問い合わせください。

Virtuoso Meets Maxwellについて

Virtuoso Meets Maxwellの連載では、設計者が設計者として生き抜くための設計プロセスの再構築と最適化にフォーカスする形で次世代のダイ、パッケージ、ボードの設計フローに関する投稿を行っています。ご注目ください！

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