Virtuoso Meets Maxwell: SiPとVirtuoso RF Solution間でやり取りされたパッケージデザインに対するXOR処理の方法

'Virtuoso Meets Maxwell' はVirtuoso RF ソリューションとVirtuoso MultiTechの機能及びその潜在能力の紹介を目的としたブログの連載です。ではどのようにVirtuosoがMaxwellと出会うのでしょうか。現在、VirtuosoプラットフォームはRF設計をサポートしており、RF設計者は物理的な放射の影響をマクスウェルの方程式で測ります。この連載では、有益なソフトウェアの改善点にスポットを当てて解説するだけでなく、VirtuosoのIC-パッケージ設計環境内の様々なツールの知識や経験についてRF、マイクロ波、及び高周波設計の視点から様々なブロガーや専門家の声をお届けします。月曜日に投稿されますのでチェックしてみてください。

現在、SiP Layout Option付きAllegro Package Designer Plusはパッケージデザインに対する最も完全なソリューションであり、また今後もそうあり続けるものですが、一方でVirtuoso RF SolutionではVirtuoso System Design Platform内でモジュールレイアウトを作成することができるようになっています。Virtuoso RF SolutionはEdit-In-Concert、クロスファブリックなネットのプロービング、及びバンプ最適化のような強力なIC-パッケージ協調設計機能を提供しています。Virtuoso RF Solutionの協調設計環境により設計期間を短縮しICとパッケージをきちんと整合させるためのミスしがちな手作業をなくすことができます。もしパッケージとICを協調設計しているのであれば、その設計を完成させるためにAllegroとVirtuosoの両方のプラットフォームを使用したくなることでしょう。

今日はその相互運用の観点から、一般に非常によく行われる処理であるデザインのXOR処理についてお話してみたいと思います。

デザインのタイプ（ICかパッケージか）によらずデザインデータが同一であることを確認しなければならない場面がたくさんあります。パッケージのデザインデータでも同様です。Virtuoso RF SolutionのEdit-In-Concert機能の恩恵を受けていてもなお、Allegro Package Designer Plus から製造データをテープアウトする際にはパッケージデザインデータを比較するためにXOR機能が必要となりますが、大きな障害があります。Allegro Package Designer Plus ではデザインデータは .sipフォーマットで保存され、Virtuoso環境ではOpenAccessフォーマットで保存されるということです。実際、1つのデザインに対して2つのデザインデータベース形式が存在し得ます。

相互運用性により、一方のフォーマットから他方のフォーマットに損失なく変換されますが、.sipフォーマットで表現されたデザインデータとOpenAccessフォーマットで表現されたデザインデータが一致しているかどうか、いつでも確認したい場合があります。そこで、Virtuoso ICADVM 20.1 ISR19では、Virtuoso RF SolutionのOpenAccessレイアウトビューとAllegroプラットフォームの.sip/mcm/brdファイルを比較するための非常に便利なレイアウトXOR 機能を導入しました。XOR機能は、レイヤー名やパーパスの違い、ボイドモデルの違い、Database Unit Per User Unitの違いを考慮し、Annotation Browserで管理されるマーカーを通して、Virtuoso環境内で便利な差分可視化機能を提供します。XOR機能を実行するためのGUIだけでなく、SKILL APIも提供されています。

XORの機能をもっと掘り下げてみましょう。

下に示されている２つのデザインに違いがあるか知りたいとします。

良く構造化され、直感的なGUIとなっています。.sipファイルを指定し、それと比較するOpenAccessのデザインビューを選択します。

XOR処理結果は、入力となるモジュールレイアウトの入ったパッケージライブラリを参照する新しいライブラリに保存することが推奨されています。XOR処理ではテクノロジーファイル定義にいくつかのマーカーレイヤーを追加する必要があります。従って新しいライブラリでないとそのような追加のレイヤーでパッケージレイアウト編集時にレイヤーパレット上で混乱してしまうかもしれないからです。

デフォルト設定が推奨されていますが、いくつかのオプションを設定することもできます。このブログでは説明のためXOR処理を全てのレイヤーに対し許容誤差を小さくした形で行います。

XOR処理はすぐに終了しXOR結果ビューが開きます。

レイヤーアシスタントが自動的に開き、デフォルトでValidに設定されている全てのレイヤーが表示されます。XOR処理結果を表示するためにいくつかのレイヤーが追加されています。OpenAccess入力で定義されているレイヤーのみがXOR処理の対象です。SiPで定義しているレイヤーは対象外です。従ってXOR処理結果としてはUsed Layersがその違いを示す図形が乗っているレイヤーとなるのでこれらのみを表示させることにします。

これらの追加のレイヤーにより違いが見つかったことがわかります。上に示した例ではM4とM2の導体層だけでなくassemblyBoundaryレイヤーでも違いが見つかっています。

下図のようにM4レイヤーのXOR結果のみを表示させることでこれらのレイヤーの意味を理解してください。

*_SIPで拡張されたレイヤー上の図形はSiP layout上の図形の外形を表しています。*_OA はVirtuoso RF Solution内の同じレイヤー上の図形の外形を表しています。*_SiP関連の図形には全てSip_という接頭辞がその元のネット名に付加されてタグ付けされています。一方Virtuoso RF Solutionの図形にはネット名は付いていません。これにより図形がSiP layoutに属するものかVirtuoso RF Solution入力に属するものかの区別ができます。

SiP layoutからの図形とVirtuoso RF Solutionからの図形が重なっていない箇所はM4レイヤーのdrawingパーパス上の図形でそのXOR差異を表しています。

Annotation BrowserアシスタントのMISCタブでも全ての差異がリストされており、容易な選択、ズーミング、及びハイライト機能により詳細なチェックが可能になっています。

結論としては、Virtuoso RF Solution側のM4レイヤー上のダイナミックシェイプが右方向にずれていることがこの差異の原因となっています。

今度はM2レイヤー上の差異について少し見てみましょう。

ボイド図形の差異が数多く報告されています。Virtuoso RF SolutionでのボイドアルゴリズムとSiP Layout Optionでのボイドアルゴリズムに差があり一致させることができないためこれらの差異はほぼ不可避となっています。

下図でボイドの違いがみられる箇所のひとつにズームしてみるとSiP_GNDが付加されている図形があり、これはSiP側の図形がVirtuoso RF側の図形より大きいことを意味しています。

次の図はM2における典型的な配線の違いの例を示しています。

ここでのXOR処理は導体層だけでなくVirtuoso RF Solutionに関わる全てのレイヤーを含んでいましたのでSMD部品用のassemblyBoundaryレイヤーでもフラグが立っています。

これらの部品や配置レイヤーは通常1対1でSiP layoutのレイヤーに対応しませんのでこれらはダミーの違いということになります。代わりに、いくつかのレイヤーを含む複雑なマッピングにより行われます。例えばDFA_Bound_TopレイヤーでSiP Layout Option側の同じ図形を見てください。Allegro ImportとExportの機能がこれらの配置や記述のためのレイヤーのマッピングを正しく行ってくれるため、通常はXOR処理は導体層のみへの適用（UIではデフォルト）が推奨されています。

相互運用におけるレイヤー対応についてさらに知りたい方はCadenceの担当者にお尋ねください。

もし双方のデザインがマッチしていたらどのように見えるかについてのお話で私のブログを終わりにしたいと思います。スマイルマークやレイアウト同士のマッチングが取れました等のメッセージが出ることはありません。単純にXORレイアウトビューに何も図形が存在しないことになります。レイヤーパレットでUsed Layers をチェックしてみてください。もし使用されているレイヤーが何もなかったらデザインがマッチしているということです！

興味を持っていただきありがとうございました。このブログをお楽しみいただき、SiPとOpenAccess間のデザイン表現がマッチしているか調べたいときにはいつでもこのXOR処理を行う手軽なユーティリティのことを思い出していただけたら幸いです。

関連資料

	Datasheet	Virtuoso RF Solution What’s New in Virtuoso
	Video	Virtuoso RF Solution: Using the Edit-in-Concert Mode to Edit Die Packages and Layouts CadenceTECHTALK ミックスシグナル・カスタムIC設計セミナー メソドロジー編
	Product Manual	Virtuoso MultiTech Framework Guide Virtuoso RF Solution Guide Virtuoso Electromagnetic Solver Assistant User Guide
	Free Trials	Virtuoso RF Solution - Module Layout with Edit-in-Concert Virtuoso RF Solution - EM Analysis

Cadenceの回路設計用製品とサービスに関する情報についてのさらなる情報はwww.cadence.comをご参照ください。

Kai Schiller

Translator: Kazuyuki Tateishi

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Virtuoso Meets Maxwellについて

Virtuoso Meets Maxwellの連載では、設計者が設計者として生き抜くための設計プロセスの再構築と最適化にフォーカスする形で次世代のダイ、パッケージ、ボードの設計フローに関する投稿を行っています。ご注目ください！