Virtuoso Studio: 正しい意図を持ってコラボレートしよう！

3 Aug 2023 • Less than one minute read

当社の最新AI技術を活用したカスタムデザインソリューションであるVirtuoso Studioは、30年にわたる業界の知識とリーダーシップを活用し、革新的な機能や比類のない生産性を実現する再考されたインフラストラクチャおよびクラシックなデザイン境界を超える新しいレベルの統合プラットホームを提供します。このブログシリーズでは、この最高のアナログ設計ツールがどのように改善され、難しい設計問題に対応できるようになったかを学んでいただきます。

テクノロジープロセスノードの進歩に伴い、カスタム設計の複雑さは大幅に増加しており、その結果として製品寿命が長くなり、予想される故障率が高くなっています。

チップメーカーは、回路設計とレイアウト設計の間に多数のイタレーションが必要となるため、アナログ/カスタムIPがレイアウト設計者にとって最も困難な課題であることを認識しています。このようなIPは、回路とレイアウト間のイタレーション回数が最も多く、設計サイクルにおいて最後に終了します。このような複雑な設計を時間内に完了するにはチームワークが重要になってきます。ケイデンスのワンネス文化は、ユーザーとのコラボレーションを促進する機会を見つけるために、ツールや機能に注目することを奨励します。このプロセスではコラボレーションとチームワークが重要であり、ケイデンスの文化はそのツールと機能を通じてコラボレーションを促進します。

複雑なアナログ設計やカスタム設計を作成する回路設計者とレイアウト設計者間のコラボレーションの文化を強化するには、Virtuoso Studioほど適しているものはありません。Schematic Driven Layout (SDL)は、レイアウト設計者が作成したレイアウトとフロントエンドエンジニアが設計した回路図の一致性を保証する基本機能です。SDLのクリーンなレイアウトにより、LVSは単にボックスにチェックを入れるだけで完了できます。

しかし、イタレーションを減らし、最初から正しいレイアウトを得るには、回路設計者がレイアウト設計者に伝える必要のある要件や期待が数多くあります。今こそ、回路図のメモやツールの外にあるその場しのぎのソリューションに依存するという考えを見直すときです。Virtuoso StudioのDesign Intents機能を使用すると、回路設計者は、マッチング、シールディング、対称性、高電流ネットなどの期待事項を回路図に注釈として付け加えることができます。これらのDesign Intentは、レイアウト設計者がVirtuoso Layout Suiteで設計を開始する時に自動的にレイアウトに転送され、キャンバス上でグリフとして表示し、簡単に参照/編集できます。回路設計者からのガイドラインを確認し、デバイス配置を一致させるためにModgenや自動配線機能のシールドコンストレントなどの制約に変換できます。レイアウト設計者は設計指示に対してコメントを付け、回路設計者に返信することができます。

しかし、高いパフォーマンスや信頼性が必要な先端プロセスノードや回路では、物理的な設計指示を伝えるだけでは不十分です。レイアウト設計者にとって電気的な情報は、エレクトロマイグレーション(EM)ルール、高電圧DRCルール、デバイスの自己発熱などが適切に遵守されていることを確認するために重要になります。レイアウトを作成する際に電源ネット、さらには信号のIRドロップを考慮する必要があります。

この電気的な情報は、Virtuoso ADEに保存されたシミュレーション結果を通じて管理され、回路設計者とレイアウト設計者の間で効率的に受け渡されます。これらの電気的なデータセットはレイアウトとIn-designでの検証で使用され、寄生成分、EM/IRおよびDRC分析により、レイアウト作成プロセスで見落としがないことを保証します。Simulation Driven Routing (SDR)では、データセットから容量の情報を利用し、ユーザーがマニュアルで配線する際に適切な配線幅を自動で設定します。部分的なレイアウトの寄生成分をシミュレーションに反映できるため、回路設計者はその時点のレイアウトデータを解析して設計仕様を満たしているかどうかを確認できます。

昔の世界を想像してみてください。このような密なコラボレーションがなければ、回路図やレイアウトが設計サイクル内で頻繁に更新され、編集する度にそのサイクルが繰り返されることになります。また、コミュニケーション不足による遅れを回避するために、十分な設計期間のマージンを持って回路設計する必要が出てきます。

Virtuoso Studioでは共通アプローチはもう必要ありません。回路に携わる全員が正しい意図を理解し、イタレーションとECOを最小限に抑えて設計を迅速に完了することをサポートします。

Design Reviewは、レイアウト設計チーム間のコラボレーションの好例です。専門家はチェックリストを定義し、基準を設定します。チームはこれを遵守しており、レイアウト内で簡単にピアレビューできます。これにより、レビュープロセスにおけるミスの可能性を減らし、将来の根本原因分析のための監査証跡を残すことが出来ます。

Concurrent Layout Editing (CLE)は名前が示すようにVirtuoso Layout Suiteにおけるチームワークの基本機能です。ブロックの設計が終盤にさしかかり、同じセルで作業するために複数のレイアウト担当者の助けが必要になったとしても、レイアウトセルビューのエディットロックというOpenAccessの制限によって1人の設計者だけしか編集作業が行えませんでした。CLEを使用することで、一つのレイアウトを複数の領域に分割し、複数の設計者が個々の領域を同時に編集でき、最終的にデザインの管理者がそれらをマージできるようになりました。これにより、設計後期の ECO、チップフィニッシング、あるいは DRCのクリーンナップ作業が並列化され、全体の設計期間を短縮できます。

結論として、プロセスの進歩により、カスタム設計がより大規模かつ複雑になり、アナログ/カスタムIPが設計の最も困難な局面となっています。しかし、Schematic Driven Layout (SDL)機能、Concurrent Layout Editing (CLE)、Design ReviewおよびDesign Intent機能を備えたVirtuoso Studioの共通アプローチは、回路設計者とレイアウト設計者間の効果的なコミュニケーションとチームワークを促進します。これにより、設計がより迅速かつ効率的に完了し、設計後期のECOやDRCクリーンアップなどの作業に必要な時間が短縮され、最終的には故障率と市場投入までの時間を短縮しながら、製品寿命に対する需要の高まりに応えることができます。

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Vinod Khera
Translator: Jiale Dou

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