高速メモリインターフェイスのSI/PI解析を実行するには？

DDR4やDDR5などのメモリインターフェイスの実現を成功させる任務のシグナルインテグリティ（SI）エンジニアは、その仕様をタイムリーに満たす上で大きな課題に直面しています。 従来の設計ワークフローは通常、PCBのSIに常に影響を与える信号、電源、およびグランドプレーンの結合を含まない理想的な給電ネットワーク（PDN）を想定しています。パワーインテグリティ（PI）とSIの問題を別々に検証すると、同時スイッチングノイズ（SSN）などの電源ノイズのSI問題も発生し、誤動作を引き起こす可能性があります（図1）。

図1: 通常、SIとPI解析は別々に実行し、SI解析は理想的なPDNを想定 （画像：ケイデンスデザインシステムズ）

ただし、高速DDRメモリインターフェイスのI/Oデータ信号（SI解析）と電源プレーンおよびグランドプレーン（PI解析）の影響を正確に計算するためには考慮すべき対象があり、非理想的なPDNは、反射, クロストーク, タイミングなどの最も一般的なSI解析パラメータに常に影響します。

Understanding Power-Aware SI

Power-aware SIは、非理想的なデータ信号だけでなく、非理想的なPDNも考慮します。例えば PDNのノイズは、主にシステムのジッタパフォーマンスに影響を与え、DDRインターフェイスの厳しいタイミングバジェットにさらなる制約を課します。

通常、2Dシミュレーションで特性インピーダンスを計算する場合、電源プレーンとグランドプレーンは同一であると想定されます。プレーンの表面全体の電源ノードとグランドノード間の電位差の変動は、トレースインピーダンスの不一致からの反射と結合します。 電源/グランドプレーンとデータトレース間の結合は、クロストークにつながります。最終的にクロストークは、あるトレースから別のトレースへのエネルギーの望ましくない移動のため、タイミングに影響を与えます。反射も同様に遅延の変化を引き起こし、タイミングに影響を与えます。

図2: 理想電源グランド vs. 非理想電源グランド

非理想的な電流リターンパスをもつDDR4およびDDR5データバスの同時スイッチング信号により、SSNが発生する可能性があります。パラレルのデータラインの各ビットは、互いに独立して動作する可能性があり、信号が同時に切り替わるときに電源配線に大きな負荷がかかる可能性があります。この「同時スイッチング」により、電源電圧が低下する可能性があり、デバイス内のグランド電圧がゼロ以外の値に上昇します。

最終的にSSNは、アイダイアグラムのランダムジッターの解析に悪影響を与えるだけでなく、DDRメモリのシステムノイズマージンを最適化する際の追加制約を発生させます。通常SSN解析は、特別なI/O（Power-aware IBIS 5.0以降）モデルとインターコネクトモデル（信号,電源およびグランドの結合）の両方を考慮できる解析ツールによってのみ実行できます。

IBIS 5.0以降のモデルは、メモリコントローラーとメモリプロバイダーから提供されますが、Power-awareインターコネクトモデルは、完成したデザインから抽出されます。従来のSIツールには、SSN解析向けの適切なフィールドソルバーが装備されていません。さらに、デザインが完全にレイアウトされてからでは、解析結果のフィードバックによる最適化は期限内に困難となります。

ほとんどの商用シミュレーションプラットフォームにおける従来のデザインルールチェックは、信号へのノイズの影響を考慮せず、幾何学的なルールチェックのみを行います。そのため、設計制約の「power-aware」違反を検出したり、設計中およびレイアウト後の解析中にSI/PIの問題を微調整したりすることは困難です。

次のセクションでは、power-aware SI解析フローの各ステップの詳細な処理について説明します。

Power-Aware Design Rule Checks

多くのエンジニアはインターコネクトモデルの抽出にフルウェーブ3Dツールを使用したいと考えていますが、Power-aware解析では通常ハイブリッドソルバーで作成されたSパラメータを使用します。エンジニアは、伝搬モード, 回路等価モデル、またはその両方を利用するハイブリッドソルバーに頼ることがよくあります。時間領域SPICE-likeシミュレーターを使用すると、シミュレーションで得られた周波数応答から簡易の集中定数（RLC）ブロードバンドSPICEモデルが抽出され、受動性の入出力システム動作の簡略化された数学的表現を得られます。

シミュレーション結果を取得する速度は、フルウェーブ3Dアプローチと比べて大幅に削減されますが、一方で高周波数でのモデリング精度は低下します（特にDDRインターフェイスの曲がりくねったラインやバックドリルなどの複雑な構造を持つマルチギガビットチャネルの場合）。さらに、大規模なインターコネクトモデルの時間領域シミュレーションを実行すると、SパラメータモデルにDC情報がなく、低周波数で動作しない可能性があるため、収束の問題が発生する可能性があります。

「cut and stitch」アプローチは、PCBモデリング部分において、パーティション領域を分割することにより、正確にモデル化するための任意ソルバーを選択でき、3Dフルウェーブとハイブリッドソルバーの選択肢を提供します。より複雑な解析を必要とするPCB部分を、3Dフルウェーブでモデル化できると同時に、ハイブリッドソルバーも使用することでモデル化の時間を節約できます。ただし、これによりモデル生成の時間が節約されますが、電源ノイズのSIへの影響を解析するためには、レイアウトで修正調整が行われる度に、最終的にSパラメータモデルを抽出する必要があります。

The FDTD Approach

有限差分時間領域（FDTD）法は、Sパラメータ抽出の使用による潜在的な収束問題を排除します。 代わりに、FDTD法をハイブリッドソルバーで活用して、信号, 電源, およびグランド間の相互作用を含む時間領域の結果を取得します。

Sigrity SPEED2000エンジンは、データと電源/グランドプレーン間の時間変化の相互作用を解析するための回路ソルバー, 伝送線路ソルバー, および高速電磁界（EM）フィールドソルバーを統合したハイブリッドソルバーになり、FDTD-direct方法でSigrity SystemSIから直接使用できます。（図3）。 線形励振が多数の信号ネットに与えられ、結合ノイズを伴う信号波形の品質をレポートします。 これにより、データの精度を損なうことなく、大きなSパラメータファイルや非線形解析が不要になります。

FDTD法を利用したハイブリッドソルバーを使用する設計ワークフローにすることで、モデル抽出を繰り返し実行することなく、Power-aware SI問題を迅速に解析および評価できます。これにより、PCB / ICパッケージレベルでより正確なシミュレーション結果が得られ、精度と速度の両方から市場投入までの時間が全体的に短縮されます。

この利点は、例えば DDRインターフェイスですぐにわかります。高い配線密度は、クロストーク, タイミング, コスト, およびスペースの制約を満たしながら、長さのマッチング, 間隔, およびデータ信号のグループ化などの複雑なレイアウト問題を発生させます。控えめなライン長とスペースに固執すると、クロストークとタイミングの仕様を満たすことができますが、より大きなボードの作成が必要となります。

また、従来のSPICE時間領域シミュレーションでは、シミュレーションに含まれるDDR信号、DDR電源/グランドネット、およびdecap数が多いため、より顕著な問題が発生します。ハイブリッドソルバーを使用したFDTD法を実行すると、より正確なシミュレーション結果が得られ、市場投入までの時間が短縮されます。そのため、フルDDRバスインターフェイスの3Dモデルを使用した究極のサインオフレベルの解析を追加することができます。

Final Signoff with 3D Full-Wave Modeling

図3: 同時スイッチングノイズ（SSN）を評価するには、インターコネクトモデルに信号/電源/グランド構造とその構造間の結合が含まれている必要があります。

正確さを期すために、メモリバス全体を電源とグランドで抽出する必要があります。これは、ほとんどの3Dフルウェーブモデリングツールにとって大きすぎる作業であり、収束と安定性の問題を引き起こします。マルチチップDDRインターフェイスの場合には、数百のポートのシミュレーションが含まれる可能性があります。

有限要素法での収束は、通常シミュレーション時間のトレードオフに対して、より滑らかな出力曲線を生成するために、解をより小さな時間ステップに摂動させることによって達成されます。安定性は、シミュレーションがすべてのステップで進行するときのエラーの減衰に関連しています。偏微分方程式の解と離散化プロセスで見つかった計算された解との間で一致するためには、解は安定性と収束の両方を示す必要があります。

大規模なDDRインターフェイスを適切に解析するための計算リソースが不足しているため、3Dフルウェーブ抽出を使用することを選択したエンジニアは、デザインをより小さな部分に分割することがよくあります。これには高度な専門知識が必要であり、エラーが発生しやすい可能性があります。さらに、この方法は通常、反復的な設計プロセスには適していません。レイアウトに変更が加えられた場合は、シミュレーションを再実行する前にモデル抽出を実行する必要があります。

しかし、従来のフィールドソルバー技術と比較して、より高速な解析パフォーマンスと無制限の容量を提供するClarity 3Dソルバーの可用性により、状況は変化しています（図4）。テラバイトのメモリを備えたより強力で高価なサーバーで実行する場合と同等の効率を維持しながら、複数の低コストのコンピューターにジョブを分散するように最適化されています。

図4: Clarity 3Dソルバーは、効率的に利用可能なコンピューティングリソースをデザインサイズに一致させます。 （画像：ケイデンスデザインシステムズ）

これにより、Clarity 3Dソルバーは、SIおよびPI解析で使用するための非常に正確なSパラメータモデルを作成できます。さらに、Clarity 3Dソルバーは、モデル化される構造のサイズを手動で縮小するリスクを排除します。

まとめ

DDR4およびDDR5インターフェイスには、データレートがギガビット速度に増加し、タイミングバジェットが厳しくなるという、エンジニアが今日直面している最も困難なSIの問題が含まれています。 マルチギガビット・パラレルバスのインターフェイスには、電圧振幅の低下、イコライズされたトランシーバー、厳しいビットエラーレート（BER）のターゲット、および整合された伝送ライン長が含まれます。 厳しいタイミング制約を満たすために、SIに対する非理想的なPDNの影響を理解することは、もはやオプションではありません。

従来のSI解析ワークフローを使用すると、Power-aware SI解析がレイアウト後に行われることが多く、電源とグランド配線の変動によるSIへの影響を検証するために、レイアウトを変更するごとにモデルを繰り返し抽出する必要があるため、これは面倒なプロセスになることがよくあります。実証済みのfront to backフローは、デザイン反復を最小限に抑え、製品を時間どおりに予算内で市場に投入するのに役立ちます。

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Author: Sigrity

Translator: Takuya Moriya

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