Voltus IC Power Integrityを使用して3D-IC 設計の課題を克服

3D-ICの電源ネットワーク設計と解析は、複雑で大規模な電源ネットワークのため、大きな課題となっています。さらに設計者は、インターポーザ、複数のダイ、シリコン貫通ビア(TSV)、誘電体貫通ビア (TDV) を介した電源配線の複雑さに対処する必要があります。

CadenceのIntegrity 3D-ICプラットフォームとVoltus IC Power Integrityソリューションは、3D-IC電源ネットワークの初期検証や3D-ICチップ中心および階層的手法によるパワーインテグリティ (PI) サインオフのパフォーマンスを大幅に向上させた精度を非常に高いレベルで維持した完全に統合されたソリューションを提供します。このブログでは、”Addressing 3D-IC Power Integrity Design Challenges” ウェビナーで説明したように、今日の3D-IC設計者が直面する一般的な設計上の課題をまとめています。ウェビナー全体を表示するには、ここ をクリックしてください。

先端チップ設計の主な動向

チップからチップレット,スタックダイ, 3D-ICなど3つの主要なトレンドが先端半導体パッケージ設計に影響を与えています。1つ目はヘテロジニアスインテグレーションです。これは、複数のチップレットからシステム・オン・チップ (SoC)を設計するための分散アプローチと定義されます。このアプローチはシステム・イン・パッケージ (SiP)設計に似ていますが、3Dスタッキングを含む複数のベアダイを1つの基板に統合するのではなく、複数のIPがチップレットの形で1つの基板に統合されます。

2つ目の大きなトレンドは、シリコンビア (TSV)と高密度ファンアウトRDLを活用した新しいシリコン製造技術に関するものです。これらの進歩は、特に高帯域幅とフォームファクターが最終設計の重要な属性となる場合に、シリコンがパッケージングにとってより魅力的な材料になりつつあることを意味します。これにより、通常有機およびセラミック基板材料を扱うほとんどのパッケージング・エンジニアに、新しい設計および検証の課題がもたらされます。

最後にエコシステムの側面では、すべての大手半導体ファウンドリが現在、独自の高度なパッケージングを提供しており、リファレンス・フローやPDKなどのテクノロジを使用して設計チームをサポートする新しい方法がもたらされます。Cadenceは、多くの大手ファウンドリやアウトソーシングされた半導体アセンブリおよびテスト施設(OSAT)と協力して、マルチチップ (レット) ・パッケージング・リファレンス・フローとパッケージ・アセンブリ設計キットを開発しました。欠点は、今日の設計者が抱える時間的制約により、これらのフローとPDKの詳細をさらにシミュレートする時間が十分にないことです。

ベストな電力/性能/面積/コスト (PPAC) を達成するために、電気/熱/物理的に最善の決定を下す必要がある場合、要素としては、正確なダイサイズの見積もり、熱の実現可能性、ダイ間のインターコネクト・プランニング、インターポーザ・プランニング、 (シリコン/有機)、Front-to-FrontおよびFront-to-Back(F2F/F2B)プランニング、層構成およびエレクトロマイグレーション/IR ドロップ(EMIR)/TSVプランニング、IO 帯域幅の実現可能性、およびシステムレベルのアーキテクチャの選択などが挙げられます。

3D-IC電源ネットワーク設計と解析

3D-IC設計の成功の鍵は、初期でのPower Integrityプランニングと解析です。CadenceのIntegrity 3D-ICプラットフォームは、3D設計プランニング、実装、およびシステム解析を単一の統合コックピットで実行できる高容量の3D-IC プラットフォームです。CadenceのVoltus IC Power Integrityソリューションは、包括的なフルチップのエレクトロマイグレーション、IR ドロップ、およびPower解析ソリューションです。完全に分散されたアーキテクチャと階層解析機能を備えたVoltusは、非常に高速な解析を提供し、業界最大の設計を処理できる能力を備えています。通常、3D-IC PDN設計と解析は、図1に示すように4つのフェーズで実行されます。

Phase 1 - 初期回路モデルを使用して、SystemPIでカスケード接続された各ファブリックの PDN を使用して、初期の電源供給ネットワーク (PDN) 検証を実行します。

Phase 2 – マイクロ・バンプ、TSV、誘電体貫通ビア(TDV)、ダイのパワーグリッド合成、Early Rail Analysisと最適化を含む、CadenceのIntegrity 3D-ICプラットフォームで3D-IC PDNをプランします。

Phase 3 – 一部のダイをフラットな状態に保ちながら、チップのダイモデルを含む詳細なダイ、インターポーザ、パッケージモデルを使用して、Voltusで完全なチップ中心のサインオフを実行します。

Phase 4 – Sigrity XtractIM から詳細に抽出されたパッケージモデル、Sigrity PowerSI または Clarity 3D Solver から基板モデル、XtractIM または Voltus からのインターポーザ・モデル、および VoltusのDieモデルを使用して、CadenceのSigrity SystemPI で完全なシステムレベルのサインオフを実行します。

Figure 1. 3D-IC PDN design and analysis phases

3D-ICチップ中心のサインオフ

Integrity 3D-ICとVoltusの統合により、チップ中心の初期検証とサインオフが可能になります。図2と図3は、チップ中心の初期PI最適化とサインオフ・フローを示しています。初期検証では、オンチップ電源ネットワークが合成され、マイクロ・バンプとTSVを配置して最適化できます。サインオフ段階では、すべての詳細設計データが電源解析に使用され、詳細モデルが抽出されて、パッケージ、インターポーザ、およびオンダイ電源ネットワークに使用されます。

Figure 2. Early chip-centric PI analysis and optimization flow

Figure 3. Chip-centric 3D-IC PI signoff

階層型3D-IC PI解析

3D-IC PI解析の容量とパフォーマンスを向上させるために、Voltus はチップレットモデルを使用した階層解析を可能にします。チップレットモデルは、SPICE形式の縮小チップ モデル、または Voltusが生成した高精度の独自モデルであるより正確なxPGVモデルです。xPGVモデルを使用すると、階層 PI 解析の精度はフラット解析とほぼ同じですが、実行時間とメモリ要件の点で10倍以上の利点が得られます。

結論

このブログでは、先端3Dパッケージングによって可能になった主要な設計トレンドと、これらの進歩から生じる設計上の課題について取り上げました。電源供給ネットワークの設計は、これらの主要な課題の1つです。このPIの課題を克服するための Cadence ソリューションについて説明しました。詳細については、ウェビナー "Addressing 3D-IC Power Integrity Design Challenges" をご覧になり、Voltus Webページ にアクセスしてください。

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Author: MSATeam

Translator: Takuya Moriya

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