随着工艺节点缩小到小于 28 纳米，模拟设计的复杂性正在迅速增加。这种复杂性导致了大量的工作条件（工艺，电压和温度，通常称为 PVT），在仿真过程中必须考虑这些条件，以确保您的电路性能，并确保在同一工艺节点上设计的所有不同设计模块当拼凑在一起时会工作正常。

这给负责 Sign-off 不同设计模块的项目经理带来了另一个挑战。通常，分配设计模块的团队将设计要求划分为子模块，并将每个子模块的设计分配给各个工程师。然后，项目经理需要确保在正确的工作环境，电压值上模拟所有设计模块，并使用适当版本的模型文件。

在 IC6.1.8 版本中，Virtuoso® ADE Assembler 和 Virtuoso® ADE Verifier 有一个名为 Setup Library Assistant（也称为 SLA）的新助手，它允许项目经理：

• 定义，创建，维护和共享项目特定（通用）主设置，包括多组扫描变量，工作环境，模型文件等。
• 将指定的设置保存在独立于 maestro 视图的单元视图中。
• 使用 ADE Verifier 中定义的工作条件（验证空间）作为测量整体模拟覆盖范围（仿真期间错过的工作条件）的要求。

ADE Verifier 根据“模拟覆盖率”报告项目的完整性。

要更详细地了解 Setup Library Assistant 背后的理论，请查看下面参考部分中的视频。 或者下载 RAK 来亲自试试。

相关资源

快速采用套件

• 在ADE Assembler 和Verifier 中设置库助手

影片

• ADE Assembler 中的“设置库助手”
• 在 ADE Verifier 中设置 Library Assistant
• 仿真计划和测试覆盖环境 - 设置库助手

用户指南

• Virtuoso ADE Assembler 用户指南 - 使用 Setup Library Assistant
• Virtuoso ADE Verifier 用户指南 - 根据指定的设置验证设计

有关 Cadence 电路设计产品和服务的更多信息，请访问 www.cadence.com。

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Yagya D Mishra