定制IC芯片设计 Blogs

当下大多数的模拟，射频和混合信号设计都要求在不同衬底工艺上集成多颗IC，以达到所需的性能。异构元件集成方法可以帮助设计师实现单片SoC不容易实现的设计结果。与此同时，异构集成方法也给当下设计师们带来了一系列的新挑战。

2021年Knowledge Booster 系列博客，我们将介绍如何修改相关参数来解决Spectre Simulation DC的收敛问题和报错问题。

目前，将使用不同工艺的元件集成在一起似乎是一件神奇的事情，但是它允许设计人员使用新的工艺，在衬底上将验证过的旧节点设计组合在一起，从而降低了同质片上系统(SOC)集成的成本。传统的外包装配测试（OSAT）供应商 及IC 供应商都绞尽脑汁为用户提供最佳集成方法，例如 扇出式晶圆级（Fan-Out Wafer-Level） 封装技术，它可用于构建更小更高效的系统。

虽然SiP Layout Option是封装设计最完整的解决方案之一，但是Virtuoso RF解决方案给designer提供了在Virtuoso平台实现封装版图设计的选择，并且其支持的功能还在持续增加。 这使得IC 和封装可以在同一个设计平台实现，并且 Virtuoso 用户可以在其熟悉的设计环境中进行封装版图设计。这种创新的协同设计环境不仅缩短了设计周期，也消除了手动对齐IC和封装时易出错的问题。 另外，因为Virtuoso 平台和SiP Layout 之间的互通性，设计人员可以根据自己需求自由切换设计平台。对于同一设计，为了便于设计师切换不同工具进行设计，必须确保大多数功能都同时适用于Virtuoso平台和SiP Layout。Cadence 一直致力开发一款流畅且用户友好的设计流程，到目为止，VRF在这个方向上进展还不错。

我们生活在一个日趋复杂的世界中，尽可能的使用和组合各种工具及平台，以及其它的可用功能，这对于我们而言至关重要. 在此博客中， 我们将介绍如何使用Spectre Simulation 平台快速获得最优结果.

当今的许多模拟，RF和混合信号设计都要求在同一模组内部集成多个不同工艺的IC，以实现所需的性能目标。设计师使用异构器件集成方法能够获得单片IC (SoC) 设计上不容易达到的结果。与此同时对设计师而言，异构集成也是全新的挑战。

当您在设计RFICs或RF模块时，如果只分析IC或模块上的电磁行为，那么可能会造成结果缺失。即使IC的电磁行为已达到其规格要求，也很容易将其耦合至模块周边的走线上，从而影响我们的判断。 因此，只有IC和模块组合而成的电磁模型才能确保我们的系统按预期运行。 通常对于我们说，组装IC 和封装几何形状是非常繁琐且容易出错的。我们必须手动从各个不同的平台调取数据，并且将其组装成3D模型。 甚至有时每次设计迭代时，我们还需要手动重复这些步骤。.

摘要： 本博客介绍了Virtuoso RF 解决方案的 全视图（full cellview）提取功能，允许用户提取一个完整布局视图的3D S参数模型用。欲知更多，请继续阅读

摘要：当今，在单个设计中使用多种测试平台比以往任何时候都更为重要。因此在接下来的博客中，我们将介绍与Virtuoso ADE Product Suite 相关的使用技巧及提示，涵盖Virtuoso ADE Explorer, Virtuoso ADE Assembler 和Virtuoso ADE Verifier 等.

本文将介绍Clarity 的一些功能，当你需要使用基于FEM的电磁解算器用于 Virtuoso RF 解决方案时，Clarity 将会是您 的最佳选择！

让我们一起探讨如何在Virtuoso中实现版图封装设计，在封装中如何处理接地平面，已经如何快速整洁的进行封装布线。

大家好! 今天，我想给大家介绍Virtuoso RF解决方案中裸片版图导出（Die Export）的最新改进功能，其中大多数功能都已在ICADVM18.1 ISR10中发布。 导出的裸片的abstract包含了裸片的尺寸和边界信息以及I/O的位置信息，它作为中间文件可用于Cadence 不同工具间的信息转换（如 Innovus, Virtuoso 和Allegro ），这并不算是一个新功能，它在Virtuoso RF解决方案发布前就已经出现了。 尽管如此，我们在刚开发Virtuoso RF解决方案时，仍然打算从头开始重写这个功能，这是因为它可能已过时，需要增强其性能和容量、改进其使用方式以满足现在产品需求。我们在很多阶段都做了相应的调整，最终版已在ICADVM18.1 ISR10 中完成并发布。

我们都听过“少即是多”和“保持简单化“的说法。如果依照这两个建议来运行电磁仿真，用户将会获得巨大收益。在此博客中，我将分享一些与Virtuoso RF 解决方案之图形简化功能相关的经验，在不影响精度的前提下，帮助客户提高其产品性能。

如果您的裸片版图不是通过Bumps，而是通过 pad shapes和标签来识别I / O位置，那么您可能会有种无所适从的感觉。 因此在这篇文章中，我将为大家介绍一种新的适用于裸片版图的解决方案。

Bumps对Virtuoso MultiTech Framework解决方案来说至关重要, 它提供了堆叠芯片，中介层，封装和电路板两两间的连接。 Bump的位置 ，连接性和其他属性都是创建TILP的基础，我们将这些属性结合以生成系统级版图。 ”Virtuoso Meets Maxwell “是一系列旨在探讨Virtuoso RF 和Virtuoso MultiTech现有及潜在功能的博客。Virtuoso又是如何与麦克斯韦方程组(Maxwell)联系上的呢?  当前版本的Virtuoso 支持射频设计，设计工程师们使用麦克斯韦方程组，就能测量物理和辐射效应。该系列博客除了提供一些实用软件和增强功能的精辟见解外，还能通过播客的方式，与听众分享博主和专家们在使用Virtuoso Pack...

七个月前，我就提出射频设计流程需要不断变化和创新的需求。IP设计跨越多个分立的、没有联系的工具，容易导致生产和设计人为错误，也减慢了设计过程，这会造成设计工程师们只专注追踪编辑和更新，而忽略了创新。 在您当前的设计流程中，追踪和确保正确的S参数文件是一件必须要做的事情，这看上去也像是一项工作，但是您是想持续做笔记，还是做设计呢？为了解决您的这些困扰，我们发布了 Virtuoso RF解决方案，它可用于处理笔记问题，而设计师们只需专注于设计。

您需要使用不同大小和类型的积木块，才能拼出大师级的乐高杰作，基于WSP的设计也是如此，它需要将具有不同WSSPDef周期的多个模式的布线区域拼接在一起。接下来，让我们一起来探讨如何实现这一目标。

我们为什么要在virtuoso RF 解决方案中进行EM Analysis？ 如果您看过魔术表演，就会知道它就像魔术师一样可以把不可能变成可能。 如果您曾因为繁琐的EM集成而烦恼，那么请进一步阅读以了解我们最新开发的功能！

您的设计是否结构正确？阅读此博客，以了解在设计过程中，如何使用宽度间距模式（WSPs），实现结构正确的设计。 WSPs 的追踪线，为快速创建连接线提供指导。定义WSPs以捕获宽度和间距规则，并且确保这些连接线满足捕获到的设计规则。

该博客介绍了Cadence Virtuoso RF 解决方案中的Edit-in- Concert 技术，它可以帮助设计师们查看和编辑die packages 及其相应的die 布局。

在此博客中，我将讨论该ADA功能如何成为新APR解决方案不可或缺的一部分。

在本博客中，我将讨论以下这样的功能，一个个人喜爱的功能- the Auto Device Array 一个简单，直观且功能强大的界面，用于创建和自定义Modgens。

过去的38年，我一直致力于IC版图设计！在业内不断推出Cadence的新产品，让我积累了宝贵的经验。在这篇博客中，我要谈谈另一创新产品--Virtuoso RF解决方案及其基本概念。对于不了解Virtuoso RF解决方案的电路封装设计师 ，或是第一次在Virtuoso进行封装设计的IC版图设计师而言，这些概念都是必须掌握的。

我刚刚从马萨诸塞州的波士顿，这个极具革命盛名的地方回到家，在那我参加了2019国际微波大会（IMS 2019）。今年峰会很精彩，不仅因为波士顿风景迷人，更因为这里是“麻省理工辐射实验室（MIT Radiation Lab）”的诞生地，其创建于1940年代初，并于1951年更名为“林肯实验室“，是现代微波理论和设计的摇篮。时至今日，辐射实验室研究的28卷许多内容，仍与塞缪尔·西尔弗（Samuel Silver）的微波天线理论和设计（12卷）保持高度的相关性，它也是我的最爱。

如果您在单个芯片上设计了具有不同工艺流程的多个电路，则很可能已使用我们的Multi-Technology Simulation（MTS）功能对其进行了仿真。而且，如果您最近使用过它，您会注意到的“Choosing Simulator form”表单上不再存在“Multi-Technology Simulation”选项。哪里去了？嗯，它不仅有了一个新地址，而且还有了一个新名称。 新地址：MTS Options Form新名称：Enable loca...