Virtuoso Meets Maxwell: 从系统的角度思考—— 行业领先的IC与IC封装设计/验证工具间互操作性的优势

”Virtuoso Meets Maxwell “是一系列旨在探讨 Virtuoso RF 和 Virtuoso MultiTech 现有及潜在功能的博客。Virtuoso又是如何与麦克斯韦方程组 (Maxwell) 联系上的呢?  当前版本的 Virtuoso 支持射频设计，设计工程师们使用麦克斯韦方程组，就能测量物理和辐射效应。该系列博客除了提供一些实用软件和增强功能的精辟见解外，还能通过播客的方式，与听众分享博主和专家们在使用 Virtuoso Packaging 各种工具时，所积累的经验和知识。我们的博客将隔周准时更新，并于周一准时上线！

当下大多数的模拟、射频和混合信号设计都要求在不同衬底工艺上集成多颗IC，以达到所需的性能。异构元件集成方法可以帮助设计师实现单片SoC不容易实现的设计结果。与此同时，异构集成方法也给当下设计师们带来了一系列的新挑战。

将多种工艺集成到单个设计中的最常用的一种方法是系统级封装（System in package，SiP）。它需要IC与封装衬底设计团队间的无缝合作以及一个集成的工具和流程。Virtuoso MultiTech Framework 提供了一种新颖且跨平台集成的解决方案来应对这些挑战。 该解决方案可简化和自动化基于不同PDK的多颗IC 且具有片外器件的封装/模组设计。

Cadence® Virtuoso® MultiTech Framework连接了业内一流的IC及IC封装技术，即Virtuoso custom IC 和 Allegro® IC 封装设计功能，提供一种突破传统的解决方案，可以自动化并且简化multi-die 异构系统的设计和验证流程。

Cadence® Virtuoso® MultiTech Framework 结合了Virtuoso Schematic Editor，Virtuoso ADE Assembler， 和SiP Layout Option多种平台的优势， 可实现IC和IC封装/系统级原理图编辑，设计，物理实现，分析和验证。此外，它还提供了与 Cadence®电磁场仿真器的自动接口。

设计工程师使用该解决方案（Virtuoso MultiTech Framework）可以捕获任意数量的ICs(chiplets) 以及包含其它片外器件的典型系统的系统级版图互连。 这种变革性的新方法可以简化验证由IC、IC封装和PCB板组成的层级系统间的构建连接性，还可以让设计工程师在熟悉的环境中进行系统级前仿和后仿，并对系统级设计进行 LVS （Layout versus schematic）检查。

Virtuoso MultiTech Framework 采用Virtuoso Schematic Editor中熟悉的操作方法将逻辑描述转移到SiP Layout Option进行物理实现。从创建库，创建工艺文件，到实现系统级版图连接和寄生模型反标，这整个过程都是自动化完成的，消除了原先高度依赖手动操作且极易出错的一些中间步骤。

请参阅相关的Rapid Adoption Kit（RAK）。

相关资源

• Virtuoso RF Solution
• What’s New in Virtuoso (ICADVM18.1 Only)
• Virtuoso RF Solution Guide
• Virtuoso MultiTech Framework

欲知更多Cadence电路设计相关的产品及服务，请访问 www.cadence.com。

Author: Dan Baldwin

Translator: Lucy Luo

关于Virtuoso Meets Maxwell

Virtuoso Meets Maxwell系列博客涵盖了与下一代芯片、 封装和电路板设计流程等相关的文章，着重介绍新开发及优化的设计流程，以确保设计师仍然是“设计师”，请持续关注！

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