Virtuoso Meets Maxwell: Virtuoso RF Solution快速入门

'Virtuoso Meets Maxwell' is a blog series aimed at exploring the capabilities and potential of Virtuoso RF Solution and Virtuoso MultiTech. So, how does Virtuoso meets Maxwell? Now, the Virtuoso platform supports RF designs, and the RF designers measure the physical and radiation effects by using the Maxwell's equations. In addition to providing insights into the useful software enhancements, this series broadcasts the voices of different bloggers and experts about their knowledge and experience of various tools in the Virtuoso IC-Packaging world along with the nuances of RF, microwave, and high frequency designs. Watch out for our posts on Mondays.

不同种类的模组设计之间的集成趋势引起了PCB 设计风格的流程正向IC设计风格的流程转变。对于任何一个先进的模组设计流程而言，多芯片封装的跨结构设计和验证都必不可少。Cadence 是领导和引领这一变革的先驱者， 它为了应对5G、汽车和物联网快速增长所带来的市场挑战，将 MultiTech Framework广泛运用于 Virtuoso Design Environment中。

Virtuoso MultiTech Framework将 IC 设计人员熟悉的工具和方法扩展到模组领域，支持各种 Virtuoso 原理图驱动的 IC 封装、协同设计和协同验证流程。它还能无缝集成多个电磁解算器，帮助设计人员选择最合适的引擎，跨结构进行电磁场仿真、提取相应的S参数模型、并且自动将不同解算器的结果反标至标准原理图。

除此之外，Virtuoso MultiTech Framework 可在 Virtuoso Layout Suite 或 SiP Layout Option 之间切换，以便完成封装版图。在上篇博客中，我们介绍了新的Virtuoso Allegro SiP Layout 运行流程以及其他相关主题。

由于该主题涵盖的技术范围广泛，涉及各种各样的工具和流程，因此Cadence 推出了一个全新且完整的快速使用工具包(RAK) 用于介绍这些新功能，并且这个RAK 也适用于Virtuoso System Design Platform。Cadence Online Support (COS) 网页上也将持续更新RAK，以便帮助您找到更为有效的模组设计方法。

这个基于Virtuoso  MultiTech Framework的 RAK 的第一版是之前与ICADVM18.1 ISR13 一起发布的, 包含了多个章节，涉及不同的子流程和子解决方案。

RAK 所有的内容都基于集成在一个8层laminate封装上的射频前端模组的设计数据库。该数据库由一个LNA、一个 PMIC 和一个 PA 模块组成，并且这些模块的设计是基于Cadence 不同的通用pdk(g-PDK) ，其中 PA 模块含有一个倒装 MMIC ，LNA 和 PMIC 模块均是引线键合 ICs。 Virtuoso RF 解决方案完全支持层叠封装设计。基于此系统设计，这个RAK探索了开发一个系统设计流程所遇到的挑战，从而提供了最为合适的解决方案。

设计实现和分析流程的核心是一个标准系统级原理图，它能驱动物理版图实现和验证、跨结构寄生参数抽取、电磁场仿真，以及版图后仿和优化。

RAK 的第一个版本侧重于 Virtuoso RF 模组的实现和 Virtuoso SiP 实现流程。

模块 1：创建封装原理图并运行前仿真，包含：

• 生成包含多颗die、表面贴装器件 (SMD) 和嵌入式封装组件的封装原理图；
• 使用Virtuoso ADE产品套件 和Spectre仿真平台（含Spectre RF）进行系统级前仿真。

模块 2：Virtuoso RF 模组实现流程，包含：

• 在 Virtuoso 版图中使用从源生成和对组件布局功能进行封装布局。
• 通过生成键合引导、键合指和键合线对 IC 封装进行引线键合。
  键合线配置文件存储在 Virtuoso 工艺文件中。
• 具有推挤和动态空洞的交互式封装级布线。
• 具有Edit-in-Concert（协同编辑）、Layout-vs-Abstract 比对验证和 IO 焊盘位置校正功能。

模块 3：Virtuoso Allegro SiP 实现流程，包含：

•  Virtuoso 原理图和SiP Layout Option之间的紧密集成。它使您能够从 Virtuoso 原理图驱动SiP Layout Option中的封装版图。
• 直接从 Virtuoso 原理图启动SiP Layout Option。
•  利用SiP Layout Option从源生成的功能，基于 Virtuoso原理图创建封装初始版图。
• 在SiP Layout Option 中使用Check against Source 与Virtuoso 原理图进行比较。
• 在SiP Layout Option中使用更新组件和连线功能将 Virtuoso 原理图的更新传递到 SiP 版图。

请继续关注Virtuoso Meets Maxwell 系列博客，深入探索Virtuoso RF 解决方案。

Author: Claudia Roesch
Translator: Lucy Luo

关于Virtuoso Meets Maxwell

Virtuoso Meets Maxwell系列博客涵盖了与下一代芯片、 封装和电路板设计流程等相关的文章，着重介绍新开发及优化的设计流程，以确保设计师仍然是“设计师”，请持续关注！ 

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相关资源

• Virtuoso RF Solution
• Virtuoso MultiTech Framework Guide
• Virtuoso RF Solution Guide
• What’s New in Virtuoso

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