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Conserve Powerは、ローパワー検証の世界を垣間見ることができるブログ・シリーズです。デザインのパワーインテントを指定し管理することができるVirtuoso Power Managerの機能と可能性をご紹介します。今後のこのミニ・シリーズの投稿にご注目ください。

Conserve Powerブログ・シリーズをフォローいただいているみなさんは、私が次に何について話すかおわかりでしょう。そうです、これは最終回ですが、全体の中で最も興味をそそられる部分です。SoCに統合できるようにするためのIPのフォーマル検証とサインオフです。

前のブログパワーインテントのインポートとエクスポートでは、Virtuoso Power Managerがデザインのパワーインテントをキャプチャする標準フォーマットであるIEEE 1801ファイルの生成にどのように役立つかを説明しました。その後何が起こるかを見てみましょう。IEEE 1801ファイルが設計フローに導入されるとすぐに、ロジックの接続性とともにデザインの電源接続性も関与するようになります。すべてのローパワーのデザインは、パワーインテントに記載されたローパワー仕様に準拠しなければなりません。デザインがローパワーの仕様に従っていることを確認するには、IEEE1801ファイルを使ってスタティックとダイナミックの両方のチェックを実行する必要があります。デザインがより複雑になりテスト・ベクタの数が増加するにつれ、従来のシミュレーションベース (ダイナミック) な技術を使って100%の機能カバレッジを達成することはますます困難になってきています。長いシミュレーション時間はデザインの網羅的なテストの問題を増大させ、チェックの費用対効果に疑問を投げかけます。いま必要なことは、スタティック検証のアルゴリズムを基にしたフォーマル検証の戦略を導入し、シミュレーションベースの検証を補完することです。サインオフのフォーマル検証ツールが対応すべき主な要件は、以下の通りです。

• ツールがパワーインテント・ドリブンであること
• ツールがデザインのローパワー設計技術を検証するための網羅的な一連の構造チェックと機能チェックを持つこと

Cadence® Conformal® Low Powerはこれらの条件を満たし優れた役割を果たします。

検証のための準備

IEEE 1801ファイルは、信号と電源の両方の情報を持つ完全に接続されたデザインのスケマティックから、Virtuoso Power Managerで生成されます。Conformal Low Powerを使ったスタティック検証フローは、電源ネットとグラウンドネットを持つネットリスト上で動作します。

Conformal Low Power検証フロー

この検証フローを機能させるためには、IEEE 1801ファイル (パワーインテント)、電源とグラウンド情報を持つ物理的なVerilogネットリスト、検証ツール (Conformal Low Power) の3つが必要です。これを動作させるために、異なるインターフェースを両方扱う必要があるということでしょうか？答えは “No” です。Virtuoso Power Managerは、検証に必要な入力の生成と検証の実行を可能にする統合されたインターフェースを提供します。

Virtuoso Power Managerの統合された検証フロー

Virtuoso Power ManagerのPrepare CLPオプションは、Conformal Low Powerの検証実行に必要な入力を、以下の順に生成します。

1. Prepare CLPフォームには、既存のパワーインテント (IEEE 1801ファイル) を指定するオプションがあります。パワーインテントが利用可能でない場合は、抽出後のデザインからパワーインテントがエクスポートされます。
2. switch viewリストは、パワーとグラウンドの接続情報を探すためにツールがトラバースするviewを指定します。
3. Prepare CLPフォームには、ネットリストのカスタマイズ用ファイル (.simrc) を指定するオプションがあり、所望のフォーマットで物理的なVerilogネットリストを生成することを可能にします。検証用にConformal Low Powerの準備を行うときに、物理的なVerilogネットリストはバックグラウンドで生成されます。
4. スタティック検証を実行するためにConformal Low Power で必要となる、カスタマイズされたオプションを含んだソースファイル (dofile) が生成されます。
5. Conformal Low Power検証の準備中に発生した問題をデバッグするための、詳細なログファイルが生成されます。

Prepare CLPコマンドの実行が成功した後で、Run CLPオプションが実際の検証エンジンをトリガして入力に基づいたスタティック解析を実行します。検証実行が完了すると、詳細レポートには検証フローで実行されたすべてのステップのログが表示され、Error、Warning、Noteといった関連付けられた重大度とともに実行違反をハイライトします。違反の原因をデバッグした後は、レポートされた違反に対してデザインを修正したり違反を放棄したりします。

また戻ってきます!

Kate Lord Brownからの引用です – 終わりは決して終わりではありません。 それは常に何かの始まりです。我々の持つ技術が、土壇場での問題発生を回避することで設計サイクルにおいてローパワー設計者をタイムリーに支援できると強く信じています。今後も、ローパワーの分野でより多くの技術を開発し、改善し、共有してまいります。

Happy reading, and stay safe!

Sachin Bhasin

Translator: Haruko Tadokoro

関連リソース

• Virtuoso Power Manager User Guide
• IEEE Standard for Design and Verification of Low Power Integrated Circuits

Cadenceの回路設計プロダクトとサービスの詳細については、www.cadence.comをご参照ください。

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