Virtuosity: Virtuoso の自動デバイスレベル配置配線ソリューションのご紹介

29 May 2020 • Less than one minute read

半導体産業は、IC デザイン向けの電子設計自動化ソフトウェア(EDA)に長期に渡り依存してきました。長年に渡る半導体産業の進化に合わせて、EDA ツールも進化してきました。

しかしながら、アナログ、フルカスタム用EDA ツールの進化は、デジタル用ツールのそれに比べて、劇的ではありませんでした。この背景にはいくつかの理由があります。レイアウトの自動生成を難しくした最も重要なものに、自動生成のレイアウトをマニュアルレイアウトのクオリティに一致させること。加えてアナログデザインでは、デジタルデザインで求められる、新しいノードへの移行のための説得力のある動機（Power、性能、エリア、そしてコスト）が欠如していることから、しばしば、そのデザインは、比較的古いプロセスノードで実現されていました。

近年、モバイル技術と、Internet of Things (IoT) により後押しされ、Analog とMixed-signal (A/MS) のSystem on Chip (SOC)化の驚異的な成長がこのゲームに大きな変化をもたらしました。Analog やMixed-signal のデザインは、もはや以前と同じペースで設計することはできません。新しいノードにおけるテクノロジの複雑化は、そのデジタルブロックと同様に、構造化レイアウト手法に従わざるを得ず、自動化の必要性が高まっています。
しかしながら、Grouping や、Matching といったアナログレイアウト固有の要求事項は、依然として存在しており、アナログデザイン固有の課題となっています。アナログとフルカスタムデザインソリューションとして、議論の余地のない業界リーダーである、Virtuosoにとって、逃れることのできない問いかけは、「もし」ではなく、「いつ」それらの自動機能を、エンドユーザーに提供できるか？ということでした。

そして、「今」がその時です！

ICADVM18.1 は、代表的なファウンドリの業界のリーダーと連携して開発された、先端ノード向け全自動デバイスレベル配置配線ソリューションの立ち上げにより、さらに魅力的なものになりました。このソリューションは、ユーザーに、一連の進行中の各ステップ—コンストレイント生成と配置のためのグリッド生成、filler 挿入、そして、配線—を自動化し、回路図を唯一のインプットとし、レイアウトを数分で生成するassistant-driven フローを提供します。
つまり、このソリューションは、extraction やre-simulation の為の複数のレイアウトを素早く生成することに応用可能で、回路設計者に早期に貴重なフィードバックを提供でき、コストのかかる繰り返しを取り除きます。加えて、レイアウト設計者に必要な変更の追加から、設計完了までをとても素早く可能にする堅実なスタートポイントとなるレイアウトを提供します。

What's Next?

このシリーズでは、次回から、このフローの各ステップをカバーしていきます：

自動デバイスグルーピングと、コンストレイント生成
配置配線用自動グリッド生成
異なる縦横比のデバイスの自動配置
ベースレイヤの自動Filler Cell　挿入
Tree スタイルでのデバイスレベル自動配線

このアナログレイアウトオートメーションの世界への刺激的な冒険にあなたをご案内できることを楽しみにしています。隔週での我々の投稿にご注目ください。

Virtuosity: Virtuoso の自動デバイスレベル配置配線ソリューションのご紹介

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関連リソース

Rapid Adoption Kits:

Flow Guide: