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Virtuoso AI Studio IC26.1 提供開始！

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Virtuoso AI Studio IC26.1の正式版がCadence Downloadsから入手可能になりました。サポート対象プラットフォームやその他のリリース互換性に関する情報は、インストールディレクトリ内のREADME.txtをご参照ください。

IC26.1

Virtuoso AI Studio IC26.1リリースの主なハイライトは以下の通りです。

Virtuoso AI Studio IC26.1の概要

IC26.1では、Virtuoso StudioがViraStack AI スーパーエージェントを搭載したVirtuoso AI Studioへと進化します。ViraStack AI スーパーエージェントは、LLMを最大限に活用し、デザイン意図からレイアウトまで、フロントエンドからバックエンドまでのエージェント型ワークフローを自律的にオーケストレーションすることで、アナログおよびカスタム設計を一新します。Virtuoso AI Studioプラットフォームとシリコン実証済みのケイデンスエンジンを基盤とし、メンタルモデルを通じてデザイン意図を理解しながらインテリジェントなトレードオフを行います。これにより、デザインのマイグレーション、検証、ポストレイアウト最適化、レイアウト生成など、特に難度の高いアナログおよびカスタムフローにおける手作業と反復作業を軽減します。

Virtuoso AI Studio Design Environmentの機能

Virtuoso AI Studioの新しいタブウィンドウモードにより、デザインウィンドウを効率よく整理・管理できます。関連するウィンドウは統合ワークスペース内のタブとして開くため、デザインビュー間を移動しやすくなり、デスクトップの煩雑さも軽減されます。タブのコンテキストメニューから、アタッチ、デタッチ、分割、分割解除などの一般的なウィンドウ管理操作を直接実行でき、より合理的で生産性の高いデザイン環境を実現します。

Virtuoso Analog Design Environmentの機能

シミュレーション設定データと結果データベースをより適切に保護するため、maestro、verifier、setupLibの各セルビュー形式をバイナリ形式へ移行しました。従来バージョンの形式では、これらのセルビューが不正利用されるリスクがより高い状態でした。この形式変更により、ケイデンスの知的財産保護を強化します。

PDK Config Writerを使用して、デバイスのパラメータ化と面積最適化の設定をより効率的に作成・管理できます。グラフィカルインターフェイスからデバイスとパラメータ範囲を簡単に定義し、パラメータ化設定の再利用、面積式と動作領域仕様の指定、CDFコールバックを使用したパラメータ範囲の生成を行えます。この合理化されたワークフローにより、JSONベースの設定ファイルを手動で作成・編集する必要が減ります。

ClassiC（Classification of Circuits）で回路構造を自動識別し、パラメータ、パラメータ範囲、動作領域仕様を生成することで、デザイン最適化を加速します。設定ファイルやCDFコールバックを用いてパラメータ化をカスタマイズでき、ユーザー定義のカスタム構造にも構造認識を拡張できます。ClassiCは手作業によるパラメータ化を削減し、複雑な階層デザインでも一貫した最適化設定を維持します。

歩留まり解析を独立した反復工程として扱うのではなく、最適化の段階でプロセスばらつきとミスマッチばらつきを考慮し、デザインサイクルの早い段階で目標歩留まりの達成を支援します。統計的に感度の高いインスタンスへ選択的に注力し、DUT、インスタンス、サブ回路に共通のミスマッチ条件を適用することで、コストのかかる再設計の反復を減らし、最適化時間を短縮しながら、性能目標を損なわない堅牢な回路を実現します。

寄生成分を完全に考慮したポストレイアウトDSPFパラメータ化を利用し、レイアウト考慮型のデザイン最適化を加速します。デバイスパラメータ化を有効にしてmaestroテストベンチへDSPFを含めると、反復ごとにDSPFを再抽出することなく、複数のデザインポイントで電気的効果と寄生効果の両方を考慮したシミュレーションが可能です。既存のDSPFを基準として再利用することで、パラメータ感度の早期評価、最適化機会の効率的な探索、最終抽出とサインオフ検証前の有望なデザインポイント特定が可能になります。

Direct Plotフォームのプロット機能が強化され、安定性解析結果をより深く把握できます。stb（安定性）解析では、real、imag、real vs. imagの各オプションを使用して入力波形の実部と虚部を可視化できるようになりました。駆動点関数ではインピーダンスまたはアドミタンスの結果を直接プロットでき、回路動作をより容易に解析できます。

動作点パラメータのサマリフォームに高度なフィルタリング機能と複数コーナー比較機能が追加され、動作点データをより効率的に解析できます。Advanced Filtersチェックボックスを使用すると、カスタムフィルタ式を作成して関連データをすばやく特定できます。また、コーナー一覧のAllオプションを使用すると、すべてのコーナーのデータを単一ビューに読み込み、同一インスタンスのパラメータ値を複数コーナー間で容易に比較できます。

Variables and Parameters Assistantで、cellSwapとlibSwapという2つの新しいパラメータを利用できるようになりました。これらを使用して、ライブラリ内またはライブラリ間でのセルのスイープ、複数ライブラリのスイープ、ワイルドカードによるセル選択、ピン不一致の自動検出、最適化結果の既存または新規回路図へのバックアノテーションを行えます。

Virtuoso Schematic Editor XL

読み取り専用モードを使用することで、レイアウトデータを誤って変更するリスクなく、デザインレビューと検証を実施できます。さらに、Design Intent（DI）とDesign Review（DRV）を統合したフローにより、デザイン仕様の取得、実装、レビュー、検証を一貫して行うための統一された手法を提供します。これらの機能強化により、デザインの整合性を維持し、意図しない変更を防ぎながら、デザインレビュープロセスの効率を向上します。

Virtuoso Layout Suiteの機能

Clipboard Assistantを使用して複数のコピー済みデザインオブジェクトを保存・管理でき、Virtuoso Layout Suiteのセッションやウィンドウをまたいでコンテンツを容易に再利用できます。クリップボードバッファをすばやく取得、ロック、保存、再読み込みできるため、繰り返し行うコピー＆ペースト操作を削減し、生産性を向上します。

Dynamic Alignment機能により、リアルタイムかつコンテキストを考慮してオブジェクトを整列できます。形状要素に基づくスナップと視覚的ガイドを利用し、正確なオブジェクト配置を実現します。長方形、パス、インスタンスなどのレイアウトオブジェクトを作成または移動すると、エッジ、中点、ピン中心などの参照要素と対象要素が、対応する色とインテリジェントフィルタによって動的に強調表示されます。この機能はVirtuoso Studio Schematic Editor LおよびXLでも利用できます。

Object Browserは、キャンバス上で選択したオブジェクトの情報を統合して表示する機能です。オブジェクト詳細の表示、結果のフィルタリングと並べ替え、表示フィールドのカスタマイズ、オブジェクト選択の管理が可能です。この機能はVirtuoso Studio Schematic Editor LおよびXLでも利用できますが、手動モードのみの対応です。

EAD再シミュレーションフローがエレクトロマイグレーションおよびIRドロップ（EMIR）解析に対応しました。再シミュレーション環境から直接EMIR検証を実行できるため、ワークフローを切り替えることなく信頼性上の問題を特定できます。

Pre Layout EM Calculatorフォームを使用して、EM電流制限の計算に使用されたICT-EMルールの詳細情報を確認できます。

EAD再シミュレーションフローのEM Calculatorは、ファウンドリから提供されるEMルールファイルのテクノロジー情報と関連するEMモデルを使用して計算を実行します。

quantusOverride環境変数とレイアウトのネット数を使用し、EAD再シミュレーションフローでQuantusサインオフライセンスを自動的に管理する方法を指定できます。

LVSベースのバインディングフローは、LVSクエリデータを使用して階層化された回路図とレイアウトデザインをバインドし、アナログレイアウトのマイグレーション時のバインディング精度を向上します。このフローでは、ダミーデバイスよりもアクティブデバイスのバインディングが優先されます。また、CalibreまたはPegasusが生成したSVDBデータを使用して階層デザインをサポートします。

Structured Array Composerは、再利用可能なデザイン要素を隣接配置して規則的な構造を作成するテンプレートベースの手法を採用した包括的なツール群であり、構造化アレイコンパイラを開発できます。リーフセル、テンプレート、生成されたアレイ向けの検証チェッカーに加え、回路図の調整、シミュレーション、シリコンデバッグを支援するジェネレータを備えています。メモリアーキテクチャ、イメージセンサー、データパス、FPGAなど、非常に規則性の高いデザインに使用できます。

Virtuoso Heterogeneous Integration Solutionの新機能

EMXは、パッケージとICのファブリックを組み合わせたマルチファブリックデザインに対応しました。また、ハイブリッドボンディングされたデザインの解析が可能になり、はんだバンプを使用せずに隣接ICを直接接続できます。

ClarityソルバーがClarity 3D LayoutのMultiple Structure Workflowでサポートされました。このワークフローは、Clarityシミュレーションの設定と実行を行うための統合環境を提供します。

本リリースで導入されたこれらの機能、およびその他すべての新機能・強化機能の詳細については、以下をご参照ください。

ご質問やフィードバックは、virtuoso_rm@cadence.comまでお寄せください。

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Virtuoso Release Team

ケイデンスの回路設計製品およびサービスの詳細については、www.cadence.com をご参照ください。

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