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2021年7月リリース、Cadence OrCAD / Allegro17.4-2019 HotFix SPB17.40.019の新機能ハイライト

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OrCAD® および Allegro®のHotFix 019 (QIR 3, アプリケーションのスプラッシュ画面で は “2021.1” と表示されます) の更新プログラムが Cadence Downloads にリリースされました。(訳注. 現在の最新はHotFix 021です。) このブログ記事では、この更新プログラムにアクセスするための重要なリンクと、主な変更や新機能についての概要をご紹介します。

 

OrCAD/Allegro 17.4 (SPB174)

以下は主要なリストとその簡単な概要です。このリリースで導入された変更と拡張機能の詳細については、 QIR3 What's New 日本語 をご参照ください。 

Infrastructure Changes

  • アップデート版のダウンロードとインストールは新しいDownloads Managerを利用して簡単に行うことができます。Download Managerでは、インストールの状況や、利用可能なリリースならびにアップデートの状況を一目で確認することができます。詳細については Download Managerに関するブログ記事 (*英語のみ)をご参照ください。 
  • このリリースでは、日本語と中国語での表示がサポートされました。Allegro System Capture 及び Allegro Pulse は、使用環境のロケール設定に基づいて自動的にローカル言語での表示が行われます。一方、PCB Editorについては、いくつかセットアップ手順を踏む必要があります。

Allegro PCB Editor and Allegro Package Designer Plus

  • QIR2で導入されたFASTモードでは、従来のSmoothモードの品質をほぼ確保しながら、正しい状態のShapeとルートをすばやく実現できるという利点がありました。今回は、Fast モードについて、これまで同様の品質と結果を維持しながらパフォーマンスを向上し、さらにアパーチャにも対応しました。
  • 高速レンダリングにより、設計の生産性が向上します。たとえば、レイヤー表示のズーム、パン、トグルを高速化することにより、設計プロセスが高速化されます。このスピードとレスポンスの向上は、レンダリング品質の向上、さまざまなGPUへの対応と共に実現されます。
  • DesignTrue DFM では、via-in-padテクノロジー向けのマスク・ルールや、同一ネット間での隣接ビアのチェックが可能になりました。アスペクト比の計算方法の変更により、マイクロビアのDRCがより強固になりました。関連する Package Geometry/Component_Lead サブクラスを使用して、ピンの表示をコントロールすることができます。DFMウィザードは、Design for Fabrication (DFF) と Design for Assembly (DFA) の両方でversion 2 のテンプレート・ファイルをサポートします。DRCブラウザによるDRCのナビゲーションがさらに容易になり、また、DRCをグループでまとめてWaive化する機能が追加されました。
  • リアルな3Dモデルの提供により、製造される製品が設計意図と一致し、想定外の結果を回避することができます。意図に近いものにするために、曲線をより滑らかにし、シンボル(フットプリント)にマッピングされたCADモデルのより良いビューを提供します。メッキ穴の銅壁の厚さを縮尺で表示することで、更にリアルなビューを実現しました。モデルのボトムビューもアイソメトリックビューで表示されるため、デザイン全体を確認できます。
  • 置換されたモジュールはデザインにロックされ、モジュール内のダイナミックな形状は配置時にスタティックな形状に変換されるようになりました。オブジェクトをモジュールオンリーとマークすることで、不要なオブジェクトや重複したオブジェクトがデザインに持ち込まれるのを防ぐことができます。再利用モジュールのインスタンスを異なるバリアントに置き換えることもサポートされています。
  • 回路図ファイルとレイアウトファイルが常に同期していることを確認できます。Allegro System CaptureとAllegro PCB Editorでは、ボードが生成されたときの回路図のバージョンと、回路図にバックアノテーションされたレイアウト(変更を含む)のバージョンとの間にリンクを生成することができます。このリンクされたデザインのバージョン管理により、レイアウト設計者はSystem Captureデザインの正確なバージョンを簡単に見つけて参照することができます。同様に、回路図の設計者も対応するレイアウトファイルを特定することができます。
  • Sigrity Auroraを使用する際、Virtual Proto Workflow オプションが Analysis Workflows パネルに新たに追加されました。これにより、PCB Editorでモックアップの物理構造を作成することができます。また、過去に保存したデザインからフットプリントをインポートし、Topology Explorerでwhat-if解析を実行することができます。
  • Aurora Via Wizard が新たに用意されました。これは、プリレイアウト段階で差動ペアまたはシングルエンドのカップルド ビア ストラクチャを最適化するのに役立ちます。

Allegro Pulse 

  • ブラウザベースのプロジェクトダッシュボードがPulseで利用できるようになりました。これは設計者とサポート部門との間でコラボレーションを向上させるのに有効です。サーバー上のすべてのプロジェクトに対し、覚えやすいURLでアクセスすることができ、各プロジェクトで使用されているライブラリ部品のリストにWebダッシュボードからアクセスできるようになりました。ダッシュボードでの Unified Search 画面も強化され、推奨部品を視覚的に表示することができます。
  • New Part Requests機能に、PLM の部品番号をリンクさせることができます。これにより、PLM システムと ECAD ライブラリデータベースは、共に設計者がリクエストした新規部品と同期が保たれた状態になります。さらに、ECADのライブラリ管理者が作成した部品は、常にPLMシステムにもプッシュされるようになります。

Allegro System Capture

  • System Captureの新しい Start Page では、プロジェクトの作成やオープンに加え、System Captureで使用できる最新のリソースにアクセスすることができます。また、このページから製品のビデオやブログ記事にもアクセスできます。
  • ライブラリ形式の選択を、プロジェクト作成時に自由に行うことができます。プロジェクトをオープンする際、System Captureが必要に応じて自動的にライブラリ形式を切り替えます。
  • 新しいAuditダッシュボードでは、Design Integrityのエラーや警告が表示されます。また、インクリメンタル・チェックの実行、電気的解析を行う前の強制レビュー、特定の部品に対するルールの免除など、さまざまな機能があります。グラフィカルなルールも新たに追加されました。
  • System Captureには、統合されたレイアウトビューアが含まれるようになりました。既存の基板ファイルをSystem Captureの別タブで表示することができます。これにより、クロスプローブ機能も拡張されました。同じデザイン コンポーネントを回路図、レイアウト、および Constraints Manager で見つけることができるようになりました。
  • 共有デザインでは、デザイン全体を共有するだけでなく、ブロック、ビュー、ページ、シンボルなど、デザインの特定の部分に対する権限のコントロールが行えます。
  • Unified Searchは、複雑なフィールドレベルのクエリを構築するため、ファセットベースのパワフルな検索機能を提供します。また、管理者やプロジェクトオーナーは、これらの検索フィルターを使って、共有デザインで他のチームメンバーが利用できるコンポーネントに影響を与えることができます。これらの機能は、設計者がリモートのセントラルPulseサーバーに接続している場合にのみ利用できます。

Topology Explorer

  • SystemSIは、第5世代のLPDDR5（Low Power Double Data Rate）技術のJEDEC規格をサポートします。これは、測定の後処理にLPDDR5インターフェースを追加することにより実現されました。
  • 使い易さの改善として、Custom Compliance Kitのワークフローでは、最新のIEEE 802.3BJ規格に対応し、最新の標準COM値に簡単にアクセスできるようになりました。また、結果アイテムからのレポートの生成と表示、マスクに下側のボーダーを追加するオプションなども、使い勝手の向上に貢献します。
  • SystemPIは、Power Rippleおよびインピーダンス解析用のSweep Managerを統合しました。サブサーキットファイルやSパラメータファイルに加えて、Rdie、Cdie、カレントPWLなどのパラメータをスイープすることができます。

OrCAD Capture CIS

  • デザイン間でオカレンスベースのパーツをコピー & ペーストする機能をサポートしました。コピー・& ペーストの際、選択されたインスタンスのオカレンス・プロパティは保持され、新しいデザインにコピーされます。
  • PSpiceでシミュレーション可能な部品の検索が容易になりました。新しいPSpiceプロジェクトを作成すると、PSpice検索ウィンドウがデフォルトで表示されます。

PSpice A/D and PSpice Advanced Analysis

  • 100のユニークなモデル・カテゴリにわたる5000個のTI-PSpiceモデルにより、市場投入までの時間を短縮し、エラーを回避することができます。現在、4000種ものテスト回路がOrCAD Designで利用できるようになっています。PSpice for TIのS006以降のものがインストールされていれば、PSpice Part SearchのページからTIのライブラリや様々なモデル・カテゴリにアクセスできます。
  • PSpiceコ・シミュレーション・フローでは、既にサポートされているMATLABのR2020Aバージョンに加え、R2020BおよびR2021Aがサポートされます。

これらは、Cadence OrCAD/Allegro 17.4-2019のQIR 3リリースでご利用いただける主要な変更点の一部です。製品における新機能や機能改善の詳細については、 QIR3 What's New 日本語 をご覧ください。新機能や機能改善について、今後もより詳細なブログ記事をお届けして参りますので、引き続きブログ投稿にご注目ください。

この記事に関するお問い合わせは、cdsj_info@cadence.com までお願いいたします。

Author: AllegroReleaseTeam

Translator: Ikue Yoshizaki

このブログの英語版はこちらより