PCB、IC封装：设计与仿真分析 Blogs

本文作者：Tyler Lockman，Cadence Software Architect，于加拿大卡尔顿大学获计算机科学学士学位后，在Cadence Allegro产品部门工作超过20年，专注于IC封装与中介层基板设计。同时，参与全Allegro平台、Virtuoso、PVS、OrbitIO及 Innovus产品的核心工作。

space

BGA元件的主要作用是将其保护的裸晶（die）的信号经由BGA的焊球重新分配到其所安装的主机PCB上。因此，许多IC封装设计团队都不绘制前端原理图。即使有原理图，我们也可能在layout中直接交换逻辑信号，而布线路径的附加场境便是决策的关键。

与许多ECAD layout工具不同，Allegro^® Package Designer Plus工具提供了完整的逻辑编辑功能。我们可以创建并删除网络、指定给单个引脚，或者从一个元件接口传输至另一个元件接口。这种灵活性是封装的核心本质，作为基板来重新分配并保护较小的die。

本文将讨论一些常见情况：无论我们在中介层上做倒装封装(flip-chip)、在BGA上堆叠一组内存芯片，还是在系统封装中安装整套阵列，这些情况均适用。

从die到BGA或从BGA到die的映射

Logic - Auto Assign Net命令已包含在Allegro Packaging工具多年。大家可能对此也十分了解，但要完整探讨封装连接性就不能不提到它。

如果我们准备启动一个新的封装设计，seed netlist（种子网表）通常源于要封装的die。一旦将它们载入layout之后，就会生成一个合适大小及引脚数的BGA。然后，我们需要将信号由die传递到ball（焊球）。除非已经预先定义好BGA的网表，否则使用Auto Assign（自动分配）功能是最好的方式。

有两种算法来执行分配。Nearest match（最近点匹配）会尝试将所有连接点的飞线总长度最小化，同时最大限度减少飞线交叉。而依据约束设定分配则将着眼于传输延迟、差分对成员关系以及类似因素的详细要求，并尽量满足此类条件。

当我们选择了适当的算法并确定了一些基本要求（如为源中未分配的引脚创建网络，以及是否认为任何现有的BGA焊球分配不可变）时，选择“至/自”元件（或引脚组）并按下“分配”按钮，将为封装的网络映射获得一个合理的播种。

但在这样做之前，我们必须导入所有晶片元件，以便工具根据场境信息做出明智的决定。如果我们有一组堆叠的晶片，在封装内部具有共享信号，那么一定不希望BGA球被分配用于共享信号！

基于布线设计规则检查（DRC）的连接性

如果我们不选用自动分配功能，则需要先开始布线并观察走势。当看见满意的结果时，便可以指定分配给BGA。

首先，利用交互式布线工具内置的分配功能。如下所示，如果要将未使用的引脚分配给BGA，需打开自动分配未使用的引脚选项。到达目标点并点击时，BGA焊球将被分配到晶片引脚的网络上来完成连接。

这是一个非常实用且省事的做法。但当使用这样的方式做分配，就意味着我们已经锁定了该BGA焊球，之后布线器中的自动分配选项便无法再改变它。如果需要重新对应引脚则，则需要手动取消分配（或使用swap交换命令）。

为了使选择完全开放，我们可以不选择自动分配未使用的引脚功能。如此一来便不会指定BGA焊球，并且在布线末端和引脚之间会显示DRC冲突。不过不需要在意这个标记，它可以驱动另一个逻辑菜单命令——Derive Assignment，待准备要指定分配时便可使用。

如上所示，Stretch traces（扩大迹线）功能选项是重点。打开此功能后，如果先前的布线在焊球的pad上，但没有精确的连接好时，Derive Assignment （获得指定）功能便会自动调整连接。这样可以确保接点的圆角铺铜干净漂亮。

Derive Assignment 功能的第二个目的是，它可以使用DRC解析并指定给其他对象（过孔、形状、键合焊盘），而不仅仅是引脚。使用此功能，系统可以评估布线和铺铜，并根据它们绑定的对象将电压网络分配到平面铺铜区域。

在设备之间推送所选连接

最后，当对一个元件（通常是晶片）进行ECO工程变更并需要将其导入BGA时，会发生什么呢？17.4 QIR1版本（hotfix 007）引进了新的逻辑管理功能：Push Connectivity（推送连接）。启用此功能前，请在用户设定选项中启用icp_push_connectivity功能，然后重新启动软件：

之后，我们将在Logic（逻辑）菜单中找到新指令功能，以及其他指令功能（在Derive Assignment 下方）。此功能专门设计来将更新后的网络导入与所选择的元件引脚共享物理连接的项目。

它与Derive Assignment 功能不同，后者仅基于DRC来解决与dummy net（虚拟网络）对象的连接。而该推送功能并不基于DRC违规检查，仅经由layout本身的物理布线路径推送。因此，界面的选项非常简单——只有一个选项！如下所示：

在选择要从中推入连接的一组引脚之后，当高级选项打开时，我们将看到一个列出所有网络及其引脚的表格，可以从中进行筛选。无论是仅推送信号网络，或仅推送这些网络上特定引脚的网络，我们都可以在此自定义选择（提示：我们将在自动分配网络功能中看到相同的界面）。这与一般查询界面并不冲突，两种都可以自由使用。对于一次性操作，高级选择筛选可以更快地集中显示所选数据的树状图。但是，如果已经保存了查询结果用于其他用途，则可取用其中一种。简而言之，最有效的方法就是最好的方法。

当有了要传输的项目之后 ，就可以开始进行作业。数据库将找到这类网络的连接关系，并更新其遇到的任何引脚、过孔和形状的分配。与上方的derive assignment 功能不同，push connectivity 功能会对目前已有不同网络的元素做重新分配，而不仅仅是dummy nets对象。

分配更改完成后，会显示一份报告，列示所有已更改的内容，以便我们进行确认：

总结

短短一文无法涵盖所有内容，本文尚未具体谈到协同设计晶片元件以及流程。对于任何协同设计的晶片元件（从而了解晶片中的第一层单元结构，以便能够针对晶片内部I/O宏观布局的影响来验证建议的封装分配更改)，Allegro Package Designer Plus将防止我们对IC layout进行无效编辑。这将在优化凸点模式时，帮助使用者最大限度地减少与晶片设计团队的反复沟通。

在“File-Import ”和 “Logic”菜单中查看许多其他命令功能，以及“Symbol Edit（符号编辑）”应用程序模式，即可找到满足您特定需求的最佳解决方案。

欢迎点击此处，了解更多Allegro Package Designer Plus命令功能！

*原创内容，转载请注明出处：https://community.cadence.com/

space

欢迎订阅“PCB、IC封装：设计与仿真分析”博客专栏，

或扫描二维码关注“Cadence楷登PCB及封装资源中心”微信服务号，更多精彩期待您的参与！

space

联系我们：spb_china@cadence.com