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Allegro PCB Editor: 进阶使用技巧

By TeamAllegro | 1 Mar 2019

本文将和大家分享Allegro PCB Editor的进阶使用技巧，旨在利用快捷键操作而减少鼠标点击次数，同时包含了定制特定的应用环境，让工具发挥最大效率的方法和示例。希望对PCB设计工程师有所帮助，使设计更加得心应手的同时事半功倍地高效完成工作！命令1：funckey z "zoom center; pick -cursor" 目的：在中心区显示您所选中的内容操作方法：将光标移动到要作为中心位置的位置，然后单击z键 space 命令2：funckey " &...

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DesignCon：Cadence与IBM联手讲授高级IBIS-AMI技术

By SpbChina | 22 Feb 2019

本文翻译自Cadence "Breakfast Bytes" 专栏作者Paul McLellan文章 "DesignCon: Cadence teaches AMI and IBIS" 。 space 在前不久结束的DesignCon上，Cadence及其客户IBM就32 GT/s及以上的高级IBIS-AMI技术做出了演讲教程。 IBIS-AMI技术让我想到了一个很好的类比：降噪耳机。如果我们想把音乐从智能手机（发射器）传输到大脑（接收器）而不被噪音干扰，降...

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什么是COM/JCOM信道合规技术

By Sigrity | 19 Feb 2019

在当今这个数以十计/两位数Gbps的数据时代里，工程师的工作越来越不容易，正确地设计并表征系统以符合不断刷新的业内标准搞得大家焦头烂额，不仅要对高速串行链路及其所有损耗进行仿真，还得通过合规测试。雪上加霜的是，大家熟悉的依靠比较不同频域参数（例如插入损耗、回波损耗、串扰等）从而发现设计缺陷的传统合规性检查方法已经过时了！由于没有考虑到不同参数的相互依存性和权衡裕量问题，传统方法容易导致过度设计和成本过高问题。例如，如果一个设计满足插入损耗和串扰指标且有很大裕量，而仅有回波损耗一...

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JCOM信道合规 | SI | Chinese blog | 设计合规 | JCOM | COM/JCOM | COM | 中文 | Sigrity | Channel Operating Margin(COM) | SystemSI | 信号完整性 | 通道裕量
机械、热、SI、PI 、EMI分析：PCB设计缺一不可

By SpbChina | 8 Feb 2019

本文翻译自Cadence "Breakfast Bytes" 专栏作者Paul McLellan文章 "Mechanical, Thermal, EMI, SI, PI: PCB Design Needs Them All" 。 space An-Yu Kuo博士曾经在Cadence CDNLive以色列分会场的开幕演讲上讨论过 “PCB设计与分析中弥合电气、机械等领域之间的差距” 主题。现如今，PCB设计与分析涵盖更多领域：电磁学...

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2019七大行业动向预测

By SpbChina | 3 Feb 2019

本文翻译自Cadence “Breakfast Bytes”专栏作者Paul McLellan文章 “ Breakfast Nibbles: Predictions for 2019 "。新年伊始，我来和大家聊聊我眼中的2019年业内主题趋势。内存价格 2018年，整个半导体市场非常强劲，其中很大一部分原因是内存市场尤其是DRAM市场的需求远大于现有产能。而随着额外产能的上线，关注内存市场的人无一不认为其价格将会发生下滑（更多详细内容，请阅读 &qu...

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Cadence Sigrity 邀您莅临DesignCon 2019

By Sigrity | 25 Jan 2019

时间：1月29-31日地点：Santa Clara Convention Center，美国加州 Cadence诚邀您莅临DesignCon #711 展台，了解如何利用Cadence® Sigrity 的信号完整性和电源完整性工具、多千兆SerDes分析、高级DDR IP和设计/分析工具、自动化IBIS-AMI模型创建、集成电子/光子设计自动化和为下一代2.5D和3D IC设计研发的高级IC封装和跨平台解决方案来攻克设计难题。并通过现场demo及会议研讨了解我们最新的软件技术和实用...

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了解DDR5技术之前需要知道什么是AMI与IBIS

By Sigrity | 18 Jan 2019

本文翻译自Cadence "Breakfast Bytes"专栏作者Paul McLellan文章" AMI and IBIS: Who Put the Eye in AMI? "。 space 在SerDes设计领域，IBIS和AMI是对SerDes通道进行建模的方式，可以在保证设计性能的前提下，确保信号成功地在不同芯片之间进行传输。当下，我们的行业正面临着巨大的变化，IBIS和AMI的含义需要被更多设计领域的人了解。DFE均衡（判决反馈均衡）即将被规定包...

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DDR5的时代已经到来

By SpbChina | 21 Dec 2018

本文翻译自Cadence “Breakfast Bytes” 专栏作者Paul McLellan文章" DDR5 Is on Our Doorstep "。 space 现在DRAM市场上的谈论热点是DDR5。很多人可能以为JEDEC已经确定了其标准，但实际上它在技术上仍处于开发阶段。我认为最终的DDR5标准有望在年底前出台。在台积电的OIP生态系统论坛上，Cadence的Marc Greenberg和Micron（美光）的 Ryan Bax...

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PCB设计团队如何在布线之前发现并解决信号完整性问题

By Sigrity | 14 Dec 2018

PCB设计团队面临的一个主要挑战是如何确保设计的按时签发。由于信号完整性工程师通常只能在设计周期的后期发现问题并提出更改要求，设计师们于是不得不一遍又一遍地重复设计 - >布线 - >重新布线这一循环。当SI专家发现与基本反射相关的SI问题如不正确的布线拓扑结构、丢失的终止信号、过冲、回铃或延长的延迟建立时，设计师们的工作则必须重头再来。这一切都令人感到沮丧，特别是当SI专家知道这些基本问题其实可以更早地得到解决。在设计后期发现问题，意味着设计团队之前投入的布线精力都白费了，他们...

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针对电气工程师的热管理基础——第四篇

By Sigrity | 7 Dec 2018

作者：Lawrence Der 在热管理基础知识的第一篇中，我们讨论了电域和热域之间的二元性。第二篇中，我们研究了三种不同的热传输机制，并将它们与等效热阻相关联。第三篇中，我们使用热电阻的概念建立了系统的热等效网络，并确定了其等效连结环境（JA）热阻。通过这种方法，我们能够将热阻与系统的物理特性联系起来，并通过等效的热电阻方程直观地了解主要的热传输机制。现在，让我们来进入大家关心的究极问题：散热。散热片散热片是被动热传输器件。在将热量从IC封装传递到周围环境时，其热阻远小于由热对流和热辐...

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针对电气工程师的热管理基础——第三篇

By Sigrity | 30 Nov 2018

作者： Lawrence Der 在热管理入门基础知识——第二篇中，我们研究了三种不同的热传输机制，并将它们与等效热阻相关联。为了加深对热域的理解，此篇文章中我们将使用热阻的概念来建立一个系统的热等效网络，并确定与其等效的连结环境热阻。作为电气工程师，我们必须保证的最基本的热要求之一，便是确保集成电路（IC）不超过其最高结温。根据热阻的概念，如果我们知道从IC结到周围环境的等效热阻、IC的最大结温和IC的最高环境温度，就可以估算出IC可具有的最大功耗，用下式表示： ...

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针对电气工程师的热管理基础——第二篇

By Sigrity | 21 Nov 2018

作者：Lawrence Der 在热管理入门基础知识——第一篇里，我们讨论了电域和热域之间的二元性。在这篇文章中，我们来聊聊三种不同的热传输机制，以及它们是如何与热阻相关联的，也是对之前的文章内容“ 封装/ PCB系统的热分析：挑战及对策 ”进行扩展。根据热力学第二定律，当介质中或介质之间存在温差时就会发生热传递现象，且该现象始终从高温处向低温处传递。在没有外部热源的情况下，介质之间的温差最终将达到热平衡，因此热传递机制其实就是不断努力使其介质和周围...

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如何一劳永逸轻松对接三维建模专家

By Sigrity | 17 Nov 2018

回想一下那个坐在角落里被一群博士们簇拥着的同事；人人都想找这位3D专家给自己的设计做3D结构分析。他/她好像无所不能，会使用一般人难以掌握的软件工具。但是问题是，即使他/她分析完你的3D结构并告诉你需要做出哪些调整之后，你仍然面临着大量的工作。你可能需要几天才能完全理解他/她想要的改变，继而再需要几天在layout设计工具中重新绘制该结构。再分析、再更新，这样的往复可能会持续好几次，直到最终的设计令大家满意。我们的Allegro和Sigrity工具可以帮你解决这个问题。只要你能说服3D...

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系统串行链路 | SI | Chinese blog | 3D EM | 3D EM HSSO | 3D EM高速结构优化器 | 中文 | 3D | HSSO | Sigrity | 高速结构优化 | 信号完整性 | Allegro
针对电气工程师的热管理基础——第一篇

By Sigrity | 9 Nov 2018

作者：Lawrence Der 在过去，机械工程师全权负责产品的热力设计，包括产品的机械外壳和其它物理方面的设计；然而现在，热力设计问题却是要电气工程师来共同承担。随着嵌入式微控制器、固件和传感器等的出现，电气工程师在产品的热力管理中起到的作用越来越大。而作为电气工程师，您是否体验过设计的产品超过了温度规范，却不知道要如何解决或减轻这个问题。特别是随着产品设计的功率密度越来越高，元器件每单位体积消耗的功率也越来越大，导致我们的产品越来越容易发热。在针对电气工程师的热管理基础系列文章的第一篇中...

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升级到Allegro17.2-2016的10大理由之10：易于使用的改进

By TeamAllegro | 2 Nov 2018

我所认识的大多数PCB设计工程师跟我有同样的习惯… 我们有最喜欢的颜色、板层名称、定制的键盘，我们最大的目标是看到一天之内完成了多少条网络布线。我们很少有改变这些使用习惯，—但当我们改变时，要么是因为换了设计人员，要么是由于这些证明是好的流程却不再满足工作要求，我们不得不改变。您能联想到吗？你们之中有幸参加之前Cadence用户大会CDNLive会议的，可能会记得，作为客户，我通常会演讲“Allegro技术小贴士-您知道吗？”平心而论，我被邀...

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升级到Allegro17.2-2016的10大理由之9：新设计规则检查

By TeamAllegro | 26 Oct 2018

Allegro PCB 17.2-2016发行版增强了钻孔相关功能我们为实际的钻孔工具、背钻工具、方形孔、沉头孔等增加了焊盘定义，并增加了钻孔容差。应广大用户需求，背钻位置现在完全支持DRC间距规则。（见升级到Allegro17.2-2016的10大理由之4：行业领先的背钻能力）。同时更新的还有标准钻孔间距DRC的行为变化。追溯到16.2版本，我们提供了钻孔DRC来支持 “内层无盘工艺” 功能。该检查功能只有在焊盘被删除、或者焊盘尺寸比钻孔小时（测位焊盘）才有效。从那以...

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升级到Allegro17.2-2016的10大理由之8：过孔结构——下一代高速布线解决方案

By TeamAllegro | 19 Oct 2018

过孔转换对信号布线来说十分常见。在高速设计中过孔转换是造成PCB互连中信号衰减的主要原因。而且高速通道需要地孔临近关键信号，在信号走线换层时，提供连续的回流路径，来降低信号损耗。（点击查看大图） space 如果您是一位PCB设计工程师，您会非常清楚，实现符合需求的布局布线很复杂、很花时间。现有的方法常常是手动的、冗长的，容易造成布局布线错误或丢失。我们很容易忘记在关键信号添加回流孔，或者移除关键信号走线之后遗留下的回流孔。此外，布线换层时，在高速差分对周围添加定制的过孔也是非常繁琐的手动过...

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升级到Allegro17.2-2016的10大理由之7：梯形凸块布线——下一代高速布线解决方案

By TeamAllegro | 11 Oct 2018

通过梯形凸块布线高效利用布线通道梯形凸块布线是一种新方法，可以通过在并行走线上添加梯形形状来控制引脚区域或者突破区域的阻抗，减少开放区域的串扰。这是一个突破性的布线策略，可应对更长、更密的布线。（点击查看大图）不幸的是，这一新的布线技术增加了PCB设计的复杂度，在后续的设计流程中管理这些梯形凸块也很痛苦。我们听到了你们的求助，PCB layout工程师欢欣鼓舞！除了提供生成梯形凸块的方法，我们覆盖了梯形凸块的整个“生命周期”，几大特性如下：生成梯...

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基于团队协作的AC/DC电源完整性设计与分析方法

By Sigrity | 5 Oct 2018

在与用户的交流中，我们收获了许多问题与建议：如何使用压降分析或AC分析技术、如何改进PCB设计流程、如何优化去耦电容的使用等等……这些问题推动着我们不断完善电源和信号完整性的设计。在这之中，有一个话题备受关注：我们的用户纷纷表示现有的在设计周期后期发现问题再反复与PCB或IC封装设计工程师多次沟通的方法是一大痛点。更糟糕的是，在某些情况下，该方法导致的设计周期的不可预测性严重损害了公司的利益。在PCB设计领域，人们日益认识到约束驱动的设计流程的重要性。该流程旨在设计...

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升级到Allegro17.2-2016的10大理由之6：平滑的弧形走线节省了柔板设计的走线设计时间

By TeamAllegro | 28 Sep 2018

平滑的弧形走线是Cadence®Allegro®PCB Designer 17.2-2016的新功能，通过更有效的方法为用户提升设计效率。这一新功能在弧形走线的基础之上又得到了很大的提升，减少了对话框，引入了一个简单的基于图形界面的双状态点击使用模型，也可以推挤现有的连接线（即使是弧形走线也可以实现推挤）。非轮廓和轮廓走线之间的转换也很平滑。（点击查看大图）增强的弧形走线在Route > Unsupported Prototypes > Enable Enha...

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升级到Allegro17.2-2016的10大理由之5：如何层叠

By TeamAllegro | 21 Sep 2018

在这我们谈论的不是您的叠层设计跟其他人比怎么样，而是您设计的PCB层叠结构，是刚性板、柔性板、刚柔板，或者使用了镶嵌技术。层叠的定义，更具体而准确的层叠的定义，是至关重要的。各种材料的安排会影响需要的阻抗控制和减少关键信号串扰的计算和分析，从而影响了最终产品性能。表达真实基材厚度（包括掩模层）的ECAD / MCAD协作对于系统物理建模至关重要，特别是对需要最有效利用空间的最小或最薄的设备。最重要的是，精确的层叠定义将被发送给电路板制造设备，来制造符合设计数据的最终产品。材料镶嵌（点击查看大...

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为什么电源完整性(PI)是个“热”话题——如何进行电/热协同仿真

By Sigrity | 18 Sep 2018

在设计新一代产品时，我们共同追求的目标都是“更快，更小，更便宜”。然而当这与更长的电池寿命和更低的功耗要求相遇时，就向我们提出了艰巨的设计挑战。唯一可以肯定的是，项目开发进度并不会因为我们需要克服挑战而延期。每个电子产品的设计师无疑都需要能够分析供电网络的工具。虽然元器件可以承受电源和地通路的某些波动，但这种容限是有限的。穿孔严重以至于像瑞士奶酪般的板层，以及为给信号布线腾出空间而在填充区域走线、打孔的做法只会加剧电压波动。但是当我们处于“更快，更小，更便...

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三维建模与电磁场分析新工具——3D Workbench

By Sigrity | 14 Sep 2018

在Cadence公司刚刚发布的Sigrity 2018版本中，介绍了全新的三维建模与电磁场仿真工具——3D Workbench。它具有当前市场上主流3D CAD 产品的用户界面（GUI），采用了经业界多年验证的PowerSI® 3D-EM仿真引擎（Engine）与多样且高效的网格划分（Mesh）选项。它的出现弥补了机械与电气仿真领域的隔阂。通过支持机械设计导入， 3D Workbench可在同一仿真模型中融合机械部件（如连接器、插座、接口等）与PCB、IC...

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升级到Allegro17.2-2016的10大理由之4：行业领先的背钻能力

By TeamAllegro | 8 Sep 2018

背钻的发展历程 15年来，在很多电子设计中处理5Gbps或更高频率的高速接口布线已越来越常见。在信号过孔上存在Stub的情况下，高速信号换层将会对信号完整性产生巨大影响。总的来说，这些短截线会造成阻抗不连续和信号反射，严重影响有效数据传输速率的提升。（点击查看大图）如何消除电子短截线？使用一种称之为背钻的制板工艺，有时也被称为控制深度过孔。做好规化和控制，保证高速信号走在特定的布线层，以此来减小Stub的影响。用盲埋孔和微孔技术来布高速信号，这种方案可以解决一些局限和担忧，...

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升级到Allegro17.2-2016的10大理由之3：新的PAD编辑器——不只是一个新GUI

By TeamAllegro | 8 Sep 2018

客户反馈是产品改善的关键当您在理解Allegro 17.2-2016发行版的特点和优势时，我可以猜到您在想什么。“哦不，他们对我的工作环境做了什么破坏？”如果您已使用Allegro多年了，您就会理解我的意思。我们称之为零版本的发行版被用来建立数据库/改变架构，会导致某种程度上的升级中断。17.2有效结合了零版本和17.0 EAP(Early Access Program)版本内容，于是就有了17.2。多年前，当我们在考虑下一步需要开发什么时，我们首先就要从你们提交的客...

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