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极致PCB设计全流程 | 技巧一：如何设置参数定制最佳视窗

By SpbChina | 6 Mar 2020

设计图纸导入之后，我们即将启动PCB设计，如何使我们的设计过程能更加得心应手？请紧跟我们的学习内容，本期将分享设计工具的参数设置，使我们更好掌控设计（演示工具为Allegro® PCB Designer软件）：根据设计需求，定制适用的最佳视窗及参数根据连接关系不同，设置鼠线颜色鼠标悬停时，显示强相关信息关注微信公众号“Cadence楷登PCB及封装资源中心”，在微信后台回复关键词“PCB全流程”即可get完整课程计划与资料汇总...

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极致PCB设计全流程 I 基础一：设计图纸导入

By SpbChina | 28 Feb 2020

PCB设计启动，原理图、结构图的设计信息导入PCB设计工具时，您是否会有以下疑惑：执行命令时，每个选项有什么意义？ DXF、IDX…这些文件都是什么？如何选择才能保证快速高质量完成PCB设计？ “极致PCB设计全流程”第一期基础篇“设计图纸导入”为您答疑解惑。关注微信公众号“Cadence楷登PCB及封装资源中心”，在微信后台回复关键词“PCB全流程”即可get完整课程计划与资...

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年度网课：极致PCB设计全流程网课计划

By SpbChina | 21 Feb 2020

“工欲善其事，必先利其器”，我们要高质高效完成PCB设计，除了有效的规划及设计策略外，还必须深入理解工具的使用方法和设计技巧。只有夯实这些基础，我们才能真正避免“重复劳动”，提升设计质量和效率。娴熟的PCB设计者，可以将更多时间分配于传输线理论、SI/PI、电磁场等理论知识的研究，做更深层次的PCB设计。为了兼顾不同观众的需求，今年我们采用“理论知识 + 实战演示”，的方式，循序渐进地与大家在线分享PCB设计各个阶段的基...

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如何利用Allegro SiP Layout工具5步实现复杂引线框架封装的完整设计？

By TeamAllegro | 20 Dec 2019

文章翻译自Cadence博客“ Designing a Complex Leadframe Package? See How SiP Layout Tool Can Cover All the Steps” 。 space 随着技术的发展，引线框架封装设计变得越来越复杂。新材料和制造工艺的出现，使得封装中可以有更多有源和无源元件，同时新的接合能力扩展了可用引脚数量。与此同时，信号完整性、电源完整性和温度完整性挑战也随之增加。以前可以在机械CAD工具中完成的简单设计，现在需要...

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图文详解：如何在PowerSI中为封装体上添加假性球体和参考层？

By Sigrity | 13 Dec 2019

本文由Cadence经销商之一的北京耀华创芯电子科技有限公司整理撰写。耀创科技专注于电子设计自动化（EDA）服务，在引进国外先进EDA工具的同时，针对中国市场特殊性，与Cadence公司合作，在国内最早提出了电子设计与数据管理平台概念，开发出具有自主知识产权的电子电气设计集成数据管理平台，极大加速了板级产品的标准化设计流程，覆盖从优选元件选控、协同设计输入、在线检查分析、标准化文档输出及PLM/PDM系统集成，获得业界一致好评。同时提供除软件使用培训之外的项目陪同设计服务，“与客户共...

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版本升级：Sigrity 2019、Allegro/OrCAD 17.4现已发布

By SpbChina | 22 Nov 2019

space Sigrity 2019主要性能升级新系统级分析工具：Celsius Thermal Solver 系统级电热协同仿真 Sigrity 2019版本引入Cadence® Celsius Thermal Solver工具，可以为从集成电路（IC）到实体外壳的整个电子系统体系提供完整的电热协同仿真。 Celsius Thermal Solver工具使用创新的多物理场技术来检测和解决热合规问题。通过将固体结构的有限元分析（FEA）与流体的计算流体力学（CFD）相结合，仅使用...

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RF设计直播课程：如何提高RF前端模块封装设计的迭代效率

By SpbChina | 15 Nov 2019

大家好，我是Principal Customer Engagement Engineer江亮，从事射频前端模块设计七年，先后受聘于Qorvo，RDA等多家射频半导体研发企业。熟悉射频前端模块设计的全流程，拥有丰富的射频模块设计经验，曾主导、参与设计了多款产品，包括功率放大器，天线开关，低噪声放大器，耦合器等前端模块电路，并投产取得商业成功。众所周知，随着5G的商业化演进，射频前端模块的设计越来越复杂，越来越多的不同工艺的裸片将集成到一个封装模块中，集成化小型化的需求导致设计的流程越来越复杂，并...

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隐藏在PCB设计中的七个DFM问题

By TeamAllegro | 8 Nov 2019

本文由Cadence的北美经销商EMA Design Automation撰写。 space 当我们完成设计并将其送到制造厂后，如果我们的产品存在大量可制造性设计（DFM）错误，那么便会造成产品搁置。这种情况不仅令人沮丧，而且代价高昂。在项目早期尽早考虑制造问题有助于降低成本、缩短开发时间，并确保设计顺利过渡到生产阶段。相反，若不这样做，便会造成不良后果。凭借多年的行业经验，我们总结了7大妨碍PCB可制造性的主要DFM问题。虽然以下列出的部分内容是设计方面的最佳实践，但还有一些是由制作/制造...

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CDNLive China 2019 现场精彩回顾及演讲资料下载

By SpbChina | 1 Nov 2019

本文翻译节选自Cadence "Breakfast Bytes" 专栏作者Paul McLellan文章“ CDNLive China 2019 “。 space CDNLive China 2019大会于2019年8月15日在上海成功举办。大会由Cadence中国及东南亚区总经理徐昀致开幕辞，接着由全球总裁Anirudh Devgan向大家介绍Cadence创新的 “智能系统设计（Intelligent System Design）” 战略。图1...

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专家访谈：多板PCB系统设计新思路

By Sigrity | 25 Oct 2019

本文转载自Semiwiki.com。许多电子产品的创意都是从草图开始，然后在Visio或PowerPoint中绘制图表，最后再进入特定的EDA工具中进行设计。但是，这种方法使得纯图形工具绘制的图与EDA工具的设计之间存在很大的脱节，由于没有发生数据链接，所以在规范进行了更改后无法实现一致性和自动化。需求是前进的动力， Cadence® Allegro® System Capture 工具可将对PCB系统级设计的需求转化为现实功能，不妨请 Cadence的Gary Hinde来为大家...

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如何创建最佳PCB叠层

By TeamAllegro | 18 Oct 2019

当进行装修时，我们会发现选择材料时最好要咨询专家或者有经验的人。举例来说，也许装修类杂志推荐了一种非常昂贵的屋顶材料，但是当我们到当地的家装店询问后，发现当地的气候根本不需要这种极其耐用坚固的材料，普通材料即可满足我们的需求。在电路板设计上创建PCB叠层也会遇到类似情况：我们可能不了解最适宜的PCB材料，也不知道如何有效地构建叠层。在作出决定之前，清楚了解我们的需求才能对设计最为有利。优化设计意味着梳理可供考虑和选择的众多变量。本文将讨论如何确定哪些PCB叠层信息需要了解的方式方法。 01....

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5G系统的PCB材料和设计要求

By SpbChina | 11 Oct 2019

即将到来的5G时代迫使设计师对于移动设备和物联网设备的PCB设计进行着重新思考。这些5G系统将使大多数消费者的设备运行速率达到新高度。当我们对电路板提出通信要求时，还需要考虑许多其他关键因素。 5G系统要求预计到2021年，将有30亿台移动设备和物联网设备上线。随着这些设备的上线，5G系统的目标是（相比4G）：数据速率提高10-20倍（高达1 Gbps）、流量增加1000倍和每平方公里的连接增加10倍。5G还计划将延迟降至1毫秒，比4G网络快10倍。相比4G和3G，5G无线网络的运行频率...

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关于PCB设计倒角需要了解的一切

By TeamAllegro | 4 Oct 2019

将任意一个角落切掉，便能得到一个倒角。从儿童防护桌到泰姬陵的标志性外墙，人类通过倒角来解决与角相关的功能和美学问题由来已久。使两个表面以90°以外的角度，尤其是45°相交时，便产生了倒角；但倒角终止于平边，而不是一个点，这具有“倒圆”角的效果。以下是 PCB设计中需要倒角的两个常见原因：第一个原因相对简单——正在构建的PCB拟采用边缘连接器（如PCI）。第二个原因稍微复杂——这有关一种通常广受吹捧...

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Ken的博客系列之八 | 千兆位串行链路接口的SI方法

By Sigrity | 27 Sep 2019

作者：Ken Willis 上一篇：反向信道训练自动合规性检查有了详细的布局后互连以及IBIS-AMI模型的正确执行，您可以关注特定的、感兴趣的接口（本例中为PCI Express Gen 4）的合规性检查。每个接口都有自己的特定标准。在这种情况下，PCI Express确定了许多眼图相关的时域标准、无源互连通道的频域标准以及满足特定抖动容限范围的能力。单独评估这些标准可能会非常耗时，特别是，如果需要多次运行来扫描设计范围和多个通道模型的情形。用于通用串行链路标准的自动合规工具包通常会提...

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Ken的博客系列之七 | 千兆位串行链路接口的SI方法

By Sigrity | 19 Sep 2019

作者：Ken Willis 上一篇：使用IBIS-AMI模型进行仿真反向信道训练均衡器自适应的另一项能力是反馈训练。许多高速串行协议规定SerDes接收器可以评估发射器送出的training patterns的信号质量，以此来决定发射器均衡的大小，然后将这个要求反馈给发射器，然后评估下一个training pattern。这个过程会重复多次，直到接收器对发射器的设置满意，那么这个满意的设置就会被实际传输出去。图1：反向信道训练（点击查看大图）尽管目前的IBIS标准还不支持反馈训练功能，...

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Ken的博客系列之六 | 千兆位串行链路接口的SI方法

By Sigrity | 13 Sep 2019

作者：Ken Willis 上一篇：高效的互连提取使用IBIS-AMI模型进行仿真此时，SerDes元器件供应商应该已经提供了所需的IBIS-AMI模型，如果这些模型可用，那么替换仿真测试平台中的对应模型。现在，我们重点关注后仿真的验证工作。在仿真测试平台中替换为你自己的模型，尽管这时看起来你好像就马上可以进行仿真工作了，但是对于IBIS-AMI模型仍然有许多工作需要做。如前所述，算法部分或者IBIS-AMI模型的“AMI”部分为SerDes的均衡功能。在双沿数据速...

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Ken的博客系列之五 | 千兆位串行链路接口的SI方法

By Sigrity | 6 Sep 2019

作者：Ken Willis 上一篇：启用约束驱动设计高效的互连提取一旦物理layout完成（或者至少串行链路差分对的布线完成），就可以进行布局后验证。需要决定使用多大的带宽进行模型提取。为了评估这一点，需要考虑通过链路传递的信号。 PCI Express Gen 4的规格是指上升时间约为22ps，测量值为10%至90%。将上升时间与信号带宽相关联的经典表达式是： BW (GHz) =350 / Trise (ps) 对于PCI Express Gen 4来说，我们首先考虑的是至少16 GHz...

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Ken的博客系列之四 | 千兆位串行链路接口的SI方法

By Sigrity | 29 Aug 2019

作者：Ken Willis 上一篇：IBIS-AMI建模启用约束驱动设计通过构建预布局测试平台，填入相关模型，生成结果逼真的仿真结果，这时候正适合启用约束来驱动和控制串行链路的物理布局。这可能会导致测试平台需要一些改进和迭代，来添加更多的细节，这是可预期的。此时的方法是参数化测试平台的关键元素，扫描它们以量化其对整个接口性能的影响，并限制那些参数以确保我们的设计在完成时满足合规要求。在PCI Express Gen 4的情况下，核心要求是眼图高度至少为15mV，眼图宽度为0.3UI（对于16...

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Ken的博客系列之三 | 千兆位串行链路接口的SI方法

By Sigrity | 23 Aug 2019

作者：Ken Willis 上一篇：PCB互连的预布局建模 IBIS-AMI建模假设我们的PCIExpress Gen 4串行链路，使用初始的PCB走线和过孔模型，其余的缺失部分用于发射器的IBIS-AMI模型，“AMI”表示算法模型接口。正如其名，IBIS-AMI模型具有以传统IBIS (I/O 缓冲区信息规范) 格式定义的“电路”部分和以AMI格式定义的“算法”部分。两者都是完整模型所必需的。该模型的电路或IBIS部...

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Ken的博客系列之二 | 千兆位串行链路接口的SI方法

By Sigrity | 16 Aug 2019

作者：Ken Willis 上一篇：通过“自上而下”的方法将SI推向上游假设我们正在致力于PCI Express Gen 4串行链路的研发，数据的传输速率为16Gbps。再假设我们能够获得供应商提供的AC耦合电容、封装和连接器的模型，以及来自SerDes接收端的IBIS-AMI模型。接下来还需要PCB的走线和过孔模型，以及发射端的IBIS-AMI模型。假设供应商暂时无法提供这些数据，那就让我们先来解决PCB架构的问题吧。 PCB互连的预布局建模 PCB走线的建模可以从获...

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Ken的博客系列之一 | 多千兆串行接口的信号完整性方法

By Sigrity | 9 Aug 2019

作者：Ken Willis 随着电子行业技术的发展，特别是在传输接口方面，从PCI到PCI Express、从ATA到SATA、从并行ADC接口到JESD204、从RIO到Serial RIO等等，无一都证明了传统并行接口的速度已经达到瓶颈，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes 技术成为了高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，诸如PCI Express®（PCIe®）Gen4等串行链路接口的数据传...

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Cadence Clarity为系统分析和设计提供前所未有的性能及容量

By SpbChina | 1 Aug 2019

本文转翻译自Cadence "Breakfast Bytes" 专栏作者Paul McLellan文章“ Bringing Clarity to System Analysis ”。 space 今年4月在Cadence用户大会—— CDNLive硅谷站，Cadence公司CEO陈立武（Lip-Bu Tan）宣布了发布Cadence® Clarity 3D Solver 。这是Cadence公司系统级分析策略下推出的第一款产...

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开放注册：2019 Cadence中国用户大会

By SpbChina | 26 Jul 2019

Cadence中国用户大会 CDNLive China 2019 上海浦东嘉里大酒店 - 2019年8月15日星期四 space 亲爱的用户朋友：一年一度的Cadence全球用户大会CDNLive China 2019即将来到中国！2019年度的CDNLive China 将于8月15日在上海举办，会议将集聚Cadence的技术用户、开发者与业界专家，涵盖最完整的先进技术交流平台，从IP/SoC设计、验证仿真到封装和板级设计的全流程的技术分享, 以及针对汽车自动驾驶、智能感知、语音交互、机器...

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关于PCB安装孔所需了解的一切

By TeamAllegro | 18 Jul 2019

安装孔似乎很简单——只需将印刷电路板安装到外壳或表面上，选择一个适合电路板以及待安装表面的螺丝尺寸，然后根据此规格钻孔即可。但与印刷电路板中其他设计一样，当增加高速信号并减小形状因子后，安装孔将变得复杂起来。突然间，每个导电层都能影响电磁干扰覆盖区域，包括安装孔。这时，我们就需要考虑公差，从而确保为电路板上所需的所有元件、过孔和走线留足间隙。那么，除了目视要求，安装孔设计还应该注意哪些方面呢？安装孔配置安装孔通常可分为两类：带有支撑特性：通常连接接地平面的电镀...

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Cadence LPDDR4设计IP通过TSMC 16FFC FinFET 车规工艺验证

By Sigrity | 12 Jul 2019

本文转翻译自Cadence "Breakfast Bytes" 专栏作者Paul McLellan文章“ Cadence Memory IP for LPDDR4 Certified in TSMC 16FFC ”。 space 今年4月份，Cadence宣布其LPDDR4/4X存储器IP子系统通过ISO 26262 ASIL C认证： “楷登电子（Cadence公司，NASDAQ：CDNS）今日宣布，采用TSMC16nm FinFET Com...

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