如何在PCB设计中解决最新的PCIe 信号完整性挑战

1 Aug 2020

如何在PCB设计中解决最新的PCIe 信号完整性挑战

图 1：基于 PCIe 的高性能显卡

为了应对计算密集型工作负载，数据中心行业领域趋势正在向异构计算发展。该趋势同时推动着相应软件解决方案的开发，以便在具有不同核心和内存配置的多台计算机之间分配工作负载。伴随着高速计算而来的是对高速数据传输的需求：PCIe 总线是一种针对数据传输的关键性促成技术，其最新一代标准（4.0/5.0）大大提升了带宽并降低了延迟。

尽管从数据吞吐量的角度来看这很有吸引力，但是这些性能方面的提升也带来了巨大的信号完整性（SI）设计挑战。为了应对 PCIe 4.0/5.0 合规性测试，设计人员如今必须满足非常严苛的性能要求，例如误码率（BER）测试（32 GT/s 的性能，带 NRZ 信令）。随着早期版本的 PCIe 6.0 仍跟随这一潮流，这种趋势似乎只会使这一挑战愈发升级。设计板迭代和验证测试不仅耗时而且成本高昂，也就不足为奇了。工程师们需要谨慎设计并测试高速 PCIe 串行链路的互连设计。

在以下应用中，我们将讨论与信号完整性相关的 PCIe 4.0/5.0 设计挑战。此外，还将进一步介绍关于设计人员如何利用先进的 CAD 工具来应对这些挑战的深入见解。

详细了解 PCIe 4.0/5.0 要求和合规性测试

对计算机外设更高的吞吐量和性能需求，导致每一代 PCIe 都将带宽和传输速率翻倍，同时将单位时间间隔减半。提高 PCIe 传输速率是数据中心应用扩展内存、存储和互连带宽的必然结果，因为每个 CPU 上的处理器集成的加速器越来越多。为了提高传输速率和带宽，将产生更高频率的信号。PCB 上导电走线的损耗量是走线上信号频率的函数，这就意味着在较高频率（即较高吞吐量）下的损耗将会大于较低频率下的损耗。

因此，PCI-SIG 必须提高物理层规格，并在每一代 PCIe 标准的最大传输速率的奈奎斯特频率下加大损耗预算，同时降低可接受的抖动和眼图高/宽限制（眼图特征）。从 PCIe 3.0 到 4.0 的过渡中，需要改用低损耗的 PCB 基板，以满足新的规格要求。考虑到指标裕量越来越小，超低损耗 PCB 基板便成了实现 PCIe 5.0 要求的关键性工具。

尽管高性能 PCB 基板的介质损耗和色散远低于标准 FR4，但满足 PCIe 4.0/5.0 的要求对许多设计人员来说仍然是一个挑战。PCIe 设计的通道损耗、通道不连续性和串扰会导致系统噪声加大、眼图闭合以及防抖动性能变差。要将 BER 保持在 1 万亿位分之一的错误率以下（10–12 的误码率），就要求设计人员在物理和电气设计的每个环节都做到谨慎管理预算：这包括将封装和电路板设计中的损耗降至最低，同时还要考虑到其他 SI 性能要求。

降低高频下较大通道损耗的一种特定方法是使用接收器均衡和发射器去加重。由于 PCIe 4.0/5.0 被认为是闭合眼图标准，这意味着通道的 SI将加剧符号间干扰，同时即使发射机显示零抖动，也会迫使眼图闭合；因此需要通过链路均衡来使眼图张开。PCIe 3.0 开始之后还使用了长距传输扩展工具，如重定时器和重驱动器，以便为服务器和存储系统提供更长的物理通道传输。当通道的物理长度超出 PCIe 规格时，扩展工具是必要的，这种情况通常发生在 PCIe 4.0 系统中，此等系统采用多连接器拓扑结构、电缆拓扑结构和单连接器内插卡拓扑结构，具有 9.5 英寸以上长度的底板通道和中等损耗的 PCB 基板。

在设计 PCIe 4.0/5.0 时考虑信号完整性挑战

均衡、去加重和范围扩展工具的有效性和设计取决于对通道的理解程度和对通道公差的严格程度。为了获得此类信息，精确的建模和物理设计是必不可少的。然而，对高速数字通道进行表征和建模并不是一件容易的事情，即使是微小的误差也会对高速信号的 SI 产生重大影响。

其主要原因是导电走线固有的电感和电容寄生值，以及这些走线周围的绝缘材料对寄生值产生怎样的影响。此外，PCB 生产公差尽管很小，但并不会完美。走线和绝缘材料尺寸变化产生的误差，足以使寄生模型有失精准。另一个需要考虑的因素是 PCIe 通道并不是隔离的，并且通道的走线与附近的所有导电结构都会产生电耦合。这就意味着数学模型、2D 仿真和近似值通常都太不准确，无法正确预测寄生值以满足 PCIe 4.0/5.0 代标准的要求。

即使针对特定 PCB 物理设计的寄生提取是准确的，寄生值也可能不在 PCIe 增强的信号完整性电路和系统的最佳范围内。优化走线和结构以尽量减小寄生值是最常见的方法，这通常需要进行复杂的参数分析，然后必须将分析结果反馈到仿真器，以确定物理结构是否满足 PCIe 电路的要求。

由于寄生提取和走线优化技术通常很容易出错，因此设计人员会定期对产品原型和物理设计进行迭代测试，直到设计布局在 PCIe 增强的信号完整性电路的公差范围内产生通道特性。这种严格的测试要么需要对各种物理设计进行批量测试，要么需要进行一系列的设计调整，无疑都会给设计过程带来极大的延迟和成本。

在PCB设计中使用真正的整体的3D 电磁场求解器缩短设计周期并提高性能

要规避与 PCIe 通道物理设计相关的迭代测试带来的延迟，可以使用真正的整体的 3D 电磁场求解器，该求解器是为适应大型 PCB 结构的仿真而构建的。如果设置得当，3D 电磁求解器可以更准确地预测走线寄生值，并以易于集成到电路仿真器中的格式输出结果。此外，具有足够高的精度和速度来捕获小尺寸的 3D 电磁求解器甚至可以用于提供 IC 封装和 PCB 走线的电磁仿真。与将通过不同 IC 和 PCB 寄生提取方法得到的结果级联在一起相比，这种方法能够更加精确和完整地展现寄生行为和通道特性。另外，对大型 PCB 结构以及小型 IC 封装和电路结构进行完整的仿真，与将仿真分为多个部分、再分别进行仿真然后合并相比，可以生成误差更小的模型。后一方法面临的挑战是所拥有的 3D 电磁求解器，速度和容量都不足以及时完成仿真操作。

此外，值得注意的是，能够执行参数优化的 3D 电磁场求解器可用于自动收敛到符合设计要求并考虑到工艺变化和其他生产公差变化的 PCB 物理设计中。借助容量足够高、速度足够快的 3D 电磁场求解器，可以显著减少物理布局和原型测试过程所需的时间和迭代次数，而传统方法则难以实现高速数字信号所需的 SI性能指标。

图 2：与近似值和简化模型相比，拥有足够容量的精确 3D 仿真工具可以生成与 PCIe 通道特性的实验数据更好匹配的模型。

Cadence公司设计流程助力您成功通过 PCIe 合规性认证

Cadence Clarity 3D Solver不仅可以实现上述功能，同时还囊括了其他一些辅助功能，有助于节省设计时间并具备黄金标准的仿真精度。与依赖单个计算节点的求解器相比，凭借分布式多处理技术，Clarity 3D Solver可以更迅速地应用于具有广泛几何变化的极其复杂和精细物理结构的仿真分析中。更多的处理资源可使 3D 求解器能够为信号完整性（SI）、电源完整性（PI）和电磁兼容性（EMC）分析提供更精确的模型，并且无需对结构进行近似或降级，从而对“仿真器更加友好”。使用 Clarity 3D Solver生成的模型与实验室的测量结果会更为接近，并且可以直接导入到行业标准电路仿真器（例如 Cadence Sigrity SystemSI）中，以实现实际测量和仿真之间极高的相关性。

此等特性对于 PCIe 的合规性和互操作性测试尤具价值，例如在 PCI-SIG 合规性研讨会期间作为 PCI-SIG 合规性项目的一部分而进行的电气测试。该研讨会将同时进行互操作性测试和合规性测试，其结果要么为“通过”，要么为“不通过”。产品在互操作性测试中的通过评级分数必须至少为 80%，而合规性测试则为 100%。如果在合规性研讨会期间，产品未通过测试，则意味着产品可能无法贴上 PCIe 合规的标签，这可能会导致产品失去在竞争激烈的市场中脱颖而出的机会，并且需要进行重新设计，以在下一次 PCI-SIG 研讨会上重新进行测试。

使用 Clarity 3D Solver的设计人员在电气测试（包括平台和内插卡发射器和接收器特性测试）中将获得关键性优势，Clarity 提供的黄金标准精度互连模型仿真，增强了设计人员首次测试即可通过的信心。

此外，Clarity 是Cadence 特有的同类之中最佳设计和分析流程中的一部分。这一流程包括一套完整的设计环境：包含 Allegro 平台的高速设计规则、Aurora 工具的设计同步信号完整性和电源完整性分析、Clarity工具的精确 3D 模型提取，以及作为最后一步的 SystemSI工具的PCIe 合规性仿真分析。这套包含了Clarity 3D Solver的完善且高度集成的解决方案体系构成了 Cadence PCIe 的整体设计流程，帮助设计人员确保 PCI 产品按时、按预算投入量产。

如欲了解产品详情，欢迎点击Clarity 3D Solver产品页面。

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参考资料

https://pcisig.com/
PCI-SIG PCI 4.0 and PCI 5.0 Specifications
https://pcisig.com/faq?field_category_value%5B%5D=pci_express_4.0&keys=
https://pcisig.com/pci-express%C2%AE-retimers-vs-redrivers-eye-popping-difference
PCI Express Retimers vs. Redrivers: An Eye-Popping Difference
https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/system-analysis/Clarity-3d-solver-ds.pdf

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