BoardSurfers: PCB Editor - Topology Workbenchフローによる設計最適化

PCB設計者は、信号解析チームまたは整合性チームと連携して配線前または配線後の解析を実行し、その結果に基づいて設計制約、フロアプラン、またはトポロジを変更する必要があります。Allegro PCB EditorとSigrity Topology Workbenchアプリケーションは、シームレスな統合を提供し、繰り返しの再設計の時間を節約するのに役立ちます。

 PCB Editorは、プロジェクトの作成、ライブラリの管理、回路図エディタ、パッケージング、コンポーネントの配置と配線、および製造出力の生成を行うための PCB ツールを統合する設計ソリューションです。

 Topology Workbenchは、SPICEベースの高度な時間領域および周波数領域のシミュレーションおよび解析環境であり、高速デジタルシステムの悪影響ノイズ調査、特定、および解決できます。Topology Workbenchを使用すると、SIやPIの簡易チェックから、高度なシリアルリンク・インターフェイスの解析まで行うことができます。

配線前のSI 解析から始めましょう。

配線前SI解析

この解析は、仮配置後や配線前に行われます。これは、市場投入までの時間の観点から有用な解析です。

 配線前SI解析では、以下の点を確認します:

• 部品配置が遅延と反射にどのように影響するか
• ネット・スケジューリングが遅延と反射に与える影響
• ネット上の終端の必要性
• 電力供給(PDN)システムの初期評価

解析の基本的な流れは次のとおりです。Allegro PCB Editorでコンポーネントを基板上に配置したら、デバイスとインターコネクトモデルを追加する必要があります。Allegro PCB Editorでは、設計仕様に合わせたデバイスモデルの調達や作成ができます。IBIS、SPICE、HSPICE、Spectreおよび IMLモデルを追加できます。

 モデルの割り当てが完了したら、Allegro PCB Editorの Constraint Managerを使用して設計制約を指定します。Constraint Manager Electricalワークシート内では、ポップアップコマンドを使用して、選択したネットのトポロジをTopology Workbenchへエクスポートできます。これにより、2つのアプリケーション間のインターフェイスが確立され、Topology Workbenchでネットをシミュレートできるようになります。シミュレーション結果に基づいて、設計制約を編集、変更、設定、または設定解除し、Constraint Manager に直接更新できます。

 このフローは、ネット・スケジューリング、インピーダンス・マッチング、相対伝播遅延などの複数の電気的設計制約に対して機能します。

 ポストレイアウト配線済みインターコネクト解析

初期段階 (配線前の解析) の結果と解析が利用可能になったら、フロアプランニング、配置、配線を実行します。時間領域と周波数領域でSI解析を実行するには、Topology Workbenchで必要なネットのトポロジをエクスポートできます。解析が完了したら、解析結果に基づいて、スタブ長、インピーダンス、長さのマッチング (遅延調整) などの重要なパラメータを変更できます。

Topology Workbenchワークフローのパネルで　”Update Constraint Manager“をクリックして、変更された制約値を設計データベース (Constraint Manage) に書き戻します。

モデルがまだ PCB Editorに割り当てられていない場合は、Topology Workbenchで IBISモデルを割り当てることもできます。Topology Workbenchでは、さまざまなモデル割り当てを実行できます。また、シミュレーション用のほぼすべての業界標準コンポーネントモデルをサポートする AMM (Analysis Model Manager) 環境を使用してモデルを割り当てることもできます。

 Topology WorkbenchでAMMを使用したコンポーネントモデルを割り当てる方法の詳細については、以下を参照してください:

• How to Import SPICE Circuit Models (*.sp, *.CKT, *.mod, *.txt) Using AMM in Topology Workbench (cadence.com)
• How to assign an IBIS model to a Controller/Memory using AMM in Topology Workbench (cadence.com)

 Topology WorkbenchはIBISモデルを使用し、トポロジで使用されるデバイスの動作モデルとトランジスタレベルのI/Oモデルの両方に対応しています。キーワードなどの特定の拡張機能を使用して、IBISファイルやシステム内の他のコンポーネントの接続を自動化します。

 Topology Workbenchは、さまざまな解析エンジンを使用して、配線前および配線後の高速パラレルバス (DDRx/LPDDRx) やシリアルリンク (SerDes) システムの詳細な設計指向解析を実行します。

 Allegro PCB Editorで追加したプローブは、Topology Workbenchでの必要なプローブポイントのシミュレーション出力を表示および解析できます。

 DesignLink: Multi-Board Analysis

2つのツール間のインターフェイスを使用して、時間的に重要な設計制約、長さの一致、ネット・スケジューリング、トポロジなどの情報を転送できるプリおよびポスト解析に加えて、DesignLink:Multi-Board Analysis (マルチ基板解析)機能も使用できます。この機能を使用すると、複数基板とパッケージレイアウト ファイルを論理的かつ電気的にリンクできます。たとえば、基板とメモリモジュールの間に DesignLink接続が作成され、両方の基板を1つの設計であるかのように共同シミュレーションできます。
メイン基板上のASIC コンポーネントからDIMM モジュール上のメモリデバイスまで、ダイごとに詳細なタイミング解析を設定できます。DesignLinkは Constraint Managerシステムとも統合されており、バスやその他ネットのタイミングと相対的な伝播遅延管理のために複数の基板にわたって完全なシステムレベルの設計制約を実装できます。

以下は、DesignLink基板の出力波形の例です。:

この設計フローの詳細については、Cadence Support ポータルで公開されているCadenceアプリケーションエンジニアのMahima Goel と Marthanapalli Shiva ShankarによるRAK、System Integration: Allegro PCB Editor-Sigrity Topology Workbench Flow を参照してください。

このRAKでは、PCB Editorを使用してネットリストを作成し、プリレイアウト解析と設計制約管理を実行します。またRAKでは、一般的な設計段階 (プリレイアウト段階、ポストレイアウト段階、マルチ基板のコンセプト)を順を追って説明します。トポロジ生成とシミュレーションを通じて、検証し、一連の制約を作成できます。これらの制約は Topology Workbenchへ簡単に転送できます。Topology Workbenchでは、設計制約を定義して過渡シミュレーションを実行することもできます。後で、更新された設計制約をPCB Editor環境に転送できます。ポストレイアウトのシミュレーション段階では、実際の抽出エンジンがレイアウトから電気モデルを作成し、時間領域シミュレーションと周波数領域シミュレーションの両方を実行して、結果を表示します。

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Author: Jasmine

Translator: Takuya Moriya

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