Cadence與台積電聯手塑造3D-IC的未來

7 Feb 2025 • Less than one minute read

本文翻譯自Cadence Community Blogs原文: Cadence Collaborates with TSMC to Shape the Future of 3D-IC

快速演進的人工智慧(AI)已經成為今日半導體產業主要推動力，隨著AI驅動的運算與記憶體密集應用需求持續增加，傳統的單晶片設計已經難以跟上。為因應以上問題，小晶片(Chiplet)與3D-IC等創新方法正在重塑晶片設計領域，而Cadence與台積電(TSMC)處於這場革命的最前線，也正在攜手合作為先進製程節點晶片與3D-IC提供突破性的解決方案。

這篇部落格文章將深入探討Cadence與台積電的合作，是如何能讓工程師、創新者以及半導體業者，利用AI驅動的設計技術來突破3D-IC的設計生產力、性能以及可擴展性的極限。

由AI驅動的半導體設計變革

AI技術正迅速擴展至多個應用領域，迫切需要3D-IC來克服在單晶片大規模整合不同IP的限制。而AI也在為電子設計流程本身帶來轉變，以因應大型多晶片系統的複雜性挑戰。

但AI崛起讓運算密集工作負載運用的半導體元件性能面臨前所未有的要求，傳統單晶片SoC遭遇的瓶頸不在於原始運算能力，而是記憶體與資料通訊頻寬；因為光罩技術的極限，要在單一晶片上進行異質設計的線寬尺寸受限，也讓相關進展停滯不前。

3D-IC與Chiplet帶來的突破

Chiplet與3D-IC技術應運而生──這些方法能讓設計工程師將大型設計分解為更小尺寸的模組化零件(也就是Chiplet)，能被堆疊或整合到小巧的封裝型態中。這種典範轉移能實現更優異的系統性能，以及更高的良率與更低的生產成本，一切都不受光罩尺寸的限制。

而且Chiplet與3D-IC不只是趨勢潮流，它們正在成為常態，特別在像是AI推論的應用中，有大量資料必須在處理器核心與記憶體之間順暢來回流動。

雙方合作的意義

為了因應眼前不斷變化的需求，Cadence攜手台積電提供業界領先的設計基礎設施、先進的3D-IC平台、經過矽驗證的IP，以及可在雲端取得的AI驅動設計工具；雙方的合作突顯了一個共同的使命：透過突破性的半導體技術激勵AI創新。

經認證的設計流程以及AI驅動設計

台積電的技術提供設計機會，需要特定的設計方法確保投片成功以及高良率成長。而Cadence業界領先的數位與客製化設計流程已經獲得台積電認證，可用於台積電最新N3與N2P製程技術的實作與投片。

作為長期的設計技術協同最佳化(DTCO)夥伴，台積電與Cadence延續此傳統，聯手最佳化在台積電A16^TM製程節點的功耗、性能與面積(PPA)表現，並增加支援像是晶背繞線等先進功能的EDA工具支援(點此了解更多Cadence的先進製程節點設計解決方案)。

Cadence與台積電也在Cadence.AI平台上展開合作，推動由AI激勵的新世代數位與類比設計自動化，提供業界領先的生產力與設計成果品質。Cadence.AI是一個涵蓋設計與驗證的所有面向、從晶片到系統的AI平台，雙方的合作聚焦三個主要領域：

- Cadence Cerebrus Intelligent Chip Explorer智慧系統引擎，將AI應用於數位設計，以實現最佳化PPA收斂。
- Cadence Joint Enterprise Data and AI (JedAI) 平台，利用生成式AI技術支援設計除錯與分析，並助力PPA分析。
- Cadence Virtuoso Studio能將傳統的客製化和類比設計移轉到當前製程，實現電路最佳化與high-sigma高精度蒙地卡羅模擬分析。

(點此了解更多Cadence的AI驅動設計解決方案)

3D-IC平台的創新

台積電的3D-IC技術領先業界，實現全新設計架構也需要新的設計技術，Cadence可提供的支援包括以下兩種工具：

Integrity 3D-IC平台

Cadence的Integrity 3D-IC平台是領先的系統級設計探索解決方案，在單一平台上整合了封裝、類比與數位實現工具；透過支援所有最新的台積電3Dblox功能與架構，為創新開啟了全新契機。為實現台積電3DFabric®技術中的超高密度互連，台積電與Cadence也正在新一代的高容量基板繞線器(substrate router)上進行合作，以支援裸晶對裸晶與裸晶對基板的連結。關鍵功能包括：

1. 熱和翹曲分析──執行熱與機械模擬的假設分析，這對於相互堆疊的Chiplet至關重要。
2. 晶片和封裝協同設計──具備約束交換(constraint-exchange)機制，確保IC設計人員和封裝團隊之間的一致性。
3. 多物理分析──統一的資料模型能夠快速最佳化，平衡熱、電與電壓的影響。
4. AI驅動的供電網路最佳化──使用AI設計供電網路(PDN)，並對堆疊晶片的矽穿孔(TSV) 和凸塊進行最佳化放置。

(點此了解更多Cadence的3D-IC設計解決方案)

支援熱與電壓分析的Celsius Studio

多物理分析與最佳化是3D-IC技術成功與否的關鍵因素，Cadence正在與台積電合作，除了電/熱分析之外，也支援台積電3DFabric架構的翹曲分析。Cadence的Celsius Studio機械翹曲分析模擬結果業經驗證；熱與電壓對電源/阻抗/靜態時序分析(power/IR/STA)的影響，在支援台積電3DFabric的Cadence Integrity 3D-IC平台也能被啟動與驗證(點此了解更多Cadence Celsius Studio平台的電/熱分析解決方案)。

領先業界的設計IP開發

AI工廠對資料的無止盡需求正在增加對互連的要求，同時挑戰電源的極限，Cadence擁有陣容廣泛的關鍵IP，能支援資料在Chiplet之間與資料中心之間高效率移動，包括UCIe^TM (Universal Chiplet Interconnect Express) 1.0、PCIe® 6.0，以及全球第一款通過台積電N3製程矽驗證、傳輸速率32Gbps的GDDR7，能為資料中心與網路邊緣的AI介面提供最佳價格/性能比。

Cadence與台積電也正在與汽車領域的領導廠商攜手合作──隨著今日汽車設計中的晶片內容持續增加，以台積電N5A與稍後的N3A等當前與未來製程節點開發相關IP變得更加重要(點此了解更多Cadence的先進製程節點矽智財解決方案)。

雲端與光子技術的先驅

以雲端為基礎的設計正在實現更快的部署流程與設計技術。Cadence能支援在雲端環境進行安全、精確的晶片設計，並有支援台積電領導技術的設計解決方案，讓設計團隊能利用雲端技術的可擴充性縮短產品上市時程(點此了解更多Cadence的雲端服務)。

在矽光子方面，Cadence的相關設計解決方案能與台積電的COUPE (Compact Universal Photonic Engine)協同作用，實現尖端的光子零件整合以支援超快速資料傳輸；這預示了在連網與高性能運算方面將有大幅度進展(點此了解更多Cadence的光子元件設計流程)。

台積電開放創新平台^®(OIP)2024年度夥伴獎項

Cadence的創新成果很榮幸地獲得了台積電認可，包括：

1.台積電A16與N2P節點設計基礎設施

2.開闢新局的多物理場解決方案

3.提高生產力的COUPE設計解決方案

4.實現無縫過渡的RF設計遷移解決方案

5.強化運算性能的先進DSP IP

點此觀看Cadence獲得的台積電獎項 TSMC Collaboration Awards.

探索未來的半導體創新

藉由AI、3D-IC與經過矽驗證的IP之強力結合，Cadence與台積電合作推動了半導體設計的典範轉移，雙方的合作正在讓工程師與創新者能更簡單、快速，且以更高效率實現突破性設計。想了解更多這些尖端解決方案的細節，歡迎造訪我們的網站，查看更多最新的Cadence-台積電技術突破。

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