SoC設計工程師絕對需要的新一代除錯解決方案！

作者: Rich Chang, Product Marketing Director, Cadence

參考原文: What Makes a Next-Generation Debug Solution?

設計與驗證技術在過去幾十年有長足的進步，更複雜的設計能以更快的模擬軟體與硬體模擬器完成驗證。然而，除錯(debug)技術領域與20年前的狀況幾乎差不多，對工程師來說最頭痛的就是為何該流程無法自動化。

通常工程師所做的，是檢查紀錄檔(log file)看看是否有任何來自像是模擬軟體、Linting或CDC等等驗證工具的錯誤。就算發現錯誤還有很多步驟，需要很多專家參與分析問題以及實際追蹤問題點的原因。然而，生活並非總是如此輕鬆，有時候得經過數次反覆來回追蹤才能找到問題的根本原因。

每一個工程師都夢想只要點擊按鈕就可以解決問題的技術，當然，那是個理想的烏托邦。隨著技術演進，以及人工智慧(AI)、機器學習的輔助，讓工程師大幅縮短所花費的寶貴時間、盡快找到錯誤是有可能的，而且不需大費周章取得波形、手動檢查原始程式碼，最後才能得到正確的錯誤所在位置。

今日的除錯挑戰

看看現今的SoC設計，通常會有像是PCIe、AMBA、CXL等等眾多複雜的通訊協議；低功耗與測試平台(testbench)在SoC設計與驗證環境中也相當常見。在設計驗證流程中需要進行越來越多測試與驗證，以確保SoC的品質與功能。在驗證環境中經常需要做回歸測試(regression test)，已徹底驗證SoC功能的正確性；這也意味著測試數量可能高達成千上萬次的規模。

如此龐大的測試量，對工程師來說最大的挑戰顯然就是精力與時間。從數千次回歸測試，工程師可能至少會抓到數十個或更多錯誤需要分析與除錯；通常分析與除錯是從每一次執行模擬軟體的紀錄檔開始，然而在確定實際問題之前，還有很長一段路要走。你也可以想像，除了紀錄檔之外，還需要檢查相關資料，像是原始程式碼、波形與電路圖(schematics)，來幫助工程師除錯並最終能找到錯誤所在。

對每一個回歸錯誤進行檢查與除錯，都會花工程師非常多時間。如何能縮短、自動化除錯流程，對於提升除錯任務的生產力至關重要。

Verisium Debug與Verisium Apps

隨著技術的進展，AI與ML正被應用於設計除錯，並讓該流程得以自動化；這將有助於大量減輕工程師為了尋找問題根本原因所耗費的精力。Cadence新推出的Verisium平台與Verisium Debug工具，就將AI與ML技術導入了驗證流程，協助工程師節省設計驗證與除錯所需的精力與時間。

Verisium平台整合了Cadence最新的JedAI平台，此外AI與ML技術也實現一系列新的Verisium應用程式，包括SemanticDiff、PinDown、WaveMiner與AutoTirage，能幫助工程師分析設計中任何可能改變設計性能並導致問題的潛在變化。透過這些融入AI的應用程式，Verisium Debug能直接得益於AI技術，向工程師展示精確的結果。自此工程師利用寶貴時間解決實際錯誤，變得非常簡單與直接，不用再費工夫去設置環境、從四面八方追蹤實際問題。

Verisium Debug

藉由整合以AI/ML實現的Verisium App應用程式，Verisium Debug是除錯的終極重要步驟。Verisium App應用程式使用AI/ML技術協助工程師縮小可能的問題區域範圍，而工程師的任務是確定導致問題的地方、進行修正。如前面所提，除錯實際上妨礙了工程師的生產力，工程師的主要工作是設計功能正確的晶片，而不是除錯；讓除錯盡可能變得簡單，基本上是所有工程師都需要的。

那麼如何能讓除錯變得簡單？以下筆者列出幾個有助於簡化除錯的考量重點：

• 美觀、直覺的圖形化使用者介面(GUI)：除錯任務已經相當緊急，工程師可沒時間去翻閱說明書了解如何執行除錯工具，直覺的操作與容易使用是必須。
• 性能：沒有人願意等半天才能開啟設計與軟體模擬波形，更別說在追蹤電路上的driver或是一個load時還要等超過1分鐘。
• 可擴展性：相同的除錯環境不只能應用於RTL功能區塊層級設計，應該也能適用SoC層級網表(netlist)，還有模擬軟體與硬體模擬器。工程師無法預測錯誤會在何時何地發生。
• 客製化：工程師可能會有一些自己的秘訣，提供靈活性讓他們客製化除錯環境，也有助於提升除錯效率。

Cadence剛發表最新的除錯工具Verisium Debug，該平台能提供前面提到的所有優勢。透過與所有來自Cadence的驗證產品整合，Verisium Debug能為除錯任務提供高性能以及最佳的使用者體驗。

透過使用最新的GUI框架以及精心設計的除錯功能，Verisium Debug實現了「免說明書」的除錯環境，這對所謂的「智慧型手機世代」工程師相當重要，沒有人會去看說明書學習如何讓工具運作；只要點幾次滑鼠就可以完成你的工作！

新推出的波形格式VWDB (Verisium Waveform DB)，提供超過兩倍的波形產生與讀取性能。這對除錯工作也非常重要，因為產生與讀取波形是除錯流程中最關鍵的步驟。盡快生成波形並將之顯示於波形視窗，一直都是工程師需要的。

提到客製化，Verisium Debug提供以Python語言為基礎的應用程式介面(API)，讓工程師能編寫可以從Verisium Debug資料庫讀取資料的Python程式，也能控制GUI設定和動作。有了這些功能，使用者可以輕易客製化Verisium Debug來適應設計/驗證流程，將其整合到日常工作環境。

從IP到SoC層級設計，Verisium Debug是Cadence驗證產品中經過實證的除錯解決方案。有數家世界級半導體領導業者，如三星(Samsung)、聯發科(MediaTek)與意法半導體(ST Microelectronics)，都採用了Verisium Debug做為除錯解決方案，也獲益於該平台的優勢，減少了他們的除錯TAT (Turnaround Time)。(客戶證言請參考Verisium新聞稿: 此連結)

除錯的效率一直是驗證週期的關鍵部份，但如同筆者在一開始提到的，沒有自動化方法能讓工程師跳過從錯誤到發現錯誤所在的過程。隨著Verisium平台與Verisium Debug問世，終於有了AI輔助的除錯策略，能真正幫助工程師跳過許多步驟，直搗問題的實際發生原因。如今，工程師可以真正專注在實際的問題上！

要了解更多關於Verisium Debug相關資訊，請造訪Verisium Debug官網。