视频演示：PCIe 5.0设计究竟应该怎么做

原文链接：https://community.cadence.com/cadence_blogs_8/b/ip/posts/taking-the-wraps-off-cadence-pcie-5-0-ip-sub-system

回望过去，Cadence 是首家PCI Express (PCIe) 3.0控制器的IP供应商，并向市场推出了业界最低功耗的PCIE 3.0 PHY。立足现在，我们自豪的延续了这一传统，PCIe 5.0系统解决方案的推出将功耗、性能和面积推向了新的高度。

图1：每三年增加一倍的I/O带宽，以及随之更新的PCI规范

从PCIe标准问世到现在已经过了将近20年，在这期间，应用多样性、带宽需求和硬件规格共同推动了协议速率快速的增长。

市场动因

以太网卡、固态存储、持久内存（persistent memory）以及基于FPGA的加速卡全部都使用这个应用广泛的接口。依循I/O带宽每三年增加一倍的趋势，PCI-SIG也一直在跟踪最新的变化，并相应调整与之匹配的规范。

在美国，人们平均每分钟使用3PB的数据。在同样一分钟内，Google会收到380万次查询 （基于2018年的数据，比2012年整整翻了2倍！）。

我们对算力和数据永无止境的需求不断驱动着I/O带宽的增加。2020年，得益于先进技术，对SARS-CoV-2新型冠状病毒基因组的测序短短数周就已经完成，疫苗临床也大幅提速，这在几年前几乎就是天方夜谭。我们已经正式进入了泽字节（Zettabyte）时代。如果说大众对视频流媒体的需求是2012年数据流暴增的主要原因，AI、机器学习以及一系列智能应用则在今天重塑了算力分布，并随着工艺节点、架构、协议的发展不断催生全新的机会。

功耗是关键

深处变革前沿，计算行业面临的一大挑战是在满足需求的同时保证低功耗。信息行业一直因为不够环保而遭受诟病。

无论服务器与存储，还是网络设备和数据中心，通常都运行在低能效比的条件下。

为了解决这一问题，从根源设计出具有低功耗的组件是关键。无论工作模式还是待机模式，Cadence PCIe 5.0的子系统在最大速率运行时都可以保证高效的节能，且具有极低延时的恢复时间。

图2：Cadence面向PCIe 5.0的解决方案（PHY和控制器子系统SoC）

子系统与合规性

当协议的新版本推向市场时，PCI-SIG的官方合规项目一般都尚未启动。

为了建立企业和市场对新标准的信心，我们需要基于控制器和PHY的子系统来展示完整的PCIE协议解决方案，并且采用这一系统可以在广泛的设备供应商处进行协议层和电气层范围的测试。

Cadence PCIE子系统SoC实现了高达8-lane的链路通道，且在多家设备提供商处完成了测试，具体细节将在下面的视频中与测试合作伙伴分享。

点击这里观看视频: Cadence sub-system for PCIe 5.0 – Silicon Demo