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Cadence 率先推出 eUSB2V2 IP 解决方案，助力打造高速连接新范式

为了提供更好的用户体验，包括高质量的视频传输、更新的笔记本电脑（例如最新的 AI PC）和其他前沿设备，都需要 5 纳米及以下的先进节点 SoC，以达成出色的功耗…

Yaoyao Wang
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eUSB2v2 , IP , TSMC , USB

大模型应用：激发芯片设计新纪元

生成式AI如同当红炸子鸡，吸引着全球的目光。当前，围绕这一领域的竞争愈发白热化，全球陷入百模大战，并朝着千模大战奋进。在这场潮流中，AI芯片成为支撑引擎，为大模型应用提供强有力的支持…

Miya Zhu
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大模型应用 , chiplet , 仿真工具 , xcelium , AI , verification

持续推进摩尔时代的IC设计艺术

2021 年 11 月 3 日，由 ASPENCORE 主办的“2021 全球高科技领袖论坛 - 全球 CEO 峰会&全球分销与供应链领袖峰会”于深圳举行。Cadence…

Jessica Guo
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3D IC , Integrity , moore's law

Cadence Palladium Z2企业级硬件仿真平台荣获全球电子成就奖

2021 年 11 月 3 日，由全球电子技术领域知名媒体集团 ASPENCORE 举办的“ASPENCORE 全球高科技领袖论坛 - 全球双峰会”在深圳隆重举行…

Jessica Guo
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dynamic duo , ACE award , palladium z2

μWaveRiders: Cadence AWR Design Environment V16 核心优势

AWR Design Environment V16 产品版本已上线并可从 Cadence Downloads 网页下载，其中包含以下和其它增强功能

TeamAWR
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RF Simulation , Circuit simulation , AWR Design Environment , Analyst 3D FEM EM Simulator , RF design , AXIEM 3D Planar Simulator , microwave office , Visual System Simulator (VSS) , awr v16

用自动化工作流程快速精准地实现刚柔结合电路板的 EM 分析

刊登于：actMWJC 《微波杂志》 现代电子设备对数据传输速度和更小体积的需求与日俱增，不断推动柔性电路板的发展。刚柔结合印刷电路板（PCB）由刚性母板和柔性电路组成…

Jessica Guo
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PCB , ECAD , MCAD , EM , Allegro , clarity

针对GPGPU设计，Cadence RTL到Signoff流程解密

近年来，随着GPU在通用计算领域的高速发展，逐渐将应用范围扩展到图形之外，例如人工智能、深度学习和自动驾驶。这些领域的特点要求GPU在并行处理海量数据的同时提供更高的访存速度和浮点运算能力…

Jessica Guo
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Glitch power , GPGPU , OCV , 预测布局

6G时代来了，我们应该为设计准备什么？

7月22日至23日，为期两天的“电子设计创新大会（EDICON China 2021）”在上海博雅酒店成功举行，本次大会汇聚了业界一众技术专家与企业领袖，与大家共同探讨最前沿的技术与最新行业发展趋势…

Jessica Guo
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5G , awr , RF design , Sigrity , Allegro , 6G , clarity

视频演示：PCIe 5.0设计究竟应该怎么做

原文链接： https://community.cadence.com/cadence_blogs_8/b/ip/posts/taking-the-wraps-off…

Jessica Guo
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controller IP , CXL , PCI Express 5.0 , Design IP , IP , PHY , Gen5 , PCIe , SerDes , Compute Express Link

向SiP过渡，EDA大有可为！

芯片设计可谓是人类历史上最细微也是最宏大的工程。它要求把上千亿的晶体管集成到不到指甲盖大小的面积上，这其中 EDA 工具的作用不可或缺。它于芯片设计就如同编辑文档需要的…

Jessica Guo
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SiP , chiplet , 系统级封装 , thermal
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