• Skip to main content
  • Skip to search
  • Skip to footer
Cadence Home
  • This search text may be transcribed, used, stored, or accessed by our third-party service providers per our Cookie Policy and Privacy Policy.

  1. Blogs
  2. 定制IC芯片设计
  3. Virtuoso Meets Maxwell:通过库实现系统分析和物理实现
Guru Rao
Guru Rao

Community Member

Blog Activity
Options
  • Subscribe by email
  • More
  • Cancel
Technology Independent Layout Pcell
Unified Library
Virtuoso Layout EXL
Virtuoso Meets Maxwell
Virtuoso System Design Environment
Virtuoso RF Solution
Virtuoso RF
Virtuoso MultiTech
Electromagnetic analysis
librarian
SiP Layout Option
ICADVM20.1
Cadence SiP Layout
TILP
Chinese blogs
VMM

Virtuoso Meets Maxwell:通过库实现系统分析和物理实现

26 Oct 2021 • 1 minute read

“Virtuoso Meets Maxwell” 是一系列旨在探讨Virtuoso RF 和 Virtuoso MultiTech现有及潜在功能的博客。Virtuoso又是如何与麦克斯韦方程组(Maxwell)联系上的呢? 当前版本的Virtuoso 支持射频设计,设计工程师们使用麦克斯韦方程组,就能测量物理和辐射效应。该系列博客除了提供一些实用软件和增强功能的精辟见解外,还能通过播客的方式,与听众分享博主和专家们在使用Virtuoso Packaging各种工具时,所积累的经验和知识。我们的博客将隔周准时更新,并于周一准时上线!

欢迎阅读这篇博文了解如何创建组件和padstack库,以用于以Virtuoso 平台为驱动的多工艺流程。本文所描述的工具类似图书管理员的工作,它们必须组装来自不同源头的组件IP,并创建可供设计人员使用的视图及文档。

上篇博客,我们解释了统一库是实现流程和工具间互操作性的关键步骤。TILP(Technology Independent Layout Pcells)在多工艺流程中作为接口以连接不同的工艺。 例如,用于连接芯片与封装的Bumps,可存储于工艺独立库(而不是芯片或者封装库等)中。设计中实例化的padstack 存于封装库中,用以评估Pcells 并且将图形重新分层至其合适的图层,用以生成所需的电连接。在本文中,我们将详细介绍TILP视图、封装视图和原理图符号等不同类型的组件分别用什么工具创建。

设计时需考虑这个系统组件中含有一个单独设计的模块,它是一个功率放大器(PA),采用SiGe50 设计的单片微波集成电路(MMIC),放置于一个含有  45nm CMOS 低噪声放大器 (LNA) 和 90nm CMOS 电源管理 IC (PMIC) 的 8 层层压封装上。

这个系统中每个组件都必须生成一个相对应的库元素,因此在设计时,类似于图书管理员,我们需要进行一系列的任务才能完成整个系统设计。另外,后续博客我们将介绍如何调用这些命令,在此就不过多描述了。

1

为PA模块中可使用的剖面创建工艺信息。

 如果该工艺信息在现有 的SiP 设计中已经存在,则可以创建一个新的库,涵盖PA模块组件所需的剖面,约束和过孔定义。

2

创建 PA 模组(SMD_CAP、SMD_IND、SMD_RES)所需的分立元件库。

 PA 模组中的 SMD 器件与层压封装中的 SMD 器件来自不同的供应商。

3

为 PA 模块中的嵌入式电感器、耦合器和多层 CAP 生成视图。

这步骤需要通过 Virtuoso 平台且依赖于工艺,因为它含有位于工艺剖面层上的一些几何图形。

4

为 PA 模块中的 MMIC 创建视图。请注意,此 IC 可协同设计(可调整Bumps以适应封装)。Die 导出会生成一个摘要,便于协同设计。

如果 MMIC 版图不可直接用,则需要指定一个die 文本文件来描述接口。并且此IC是固定的且不能协同设计。

5

创建封装bump padstack的视图并储存bump参数。

6

为封装所需的PA 模块创建接口视图

7

为封装所需的剖面创建工艺信息。


如果该工艺信息在现有的 SiP 设计中已经存在,则可以创建一个新的库,涵盖封装组件所需的截面、约束、过孔定义和键合线配置文件。

8

创建封装(CAP、IND、RES) 所需的分立元件库。

封装中的 SMD 器件与 PA 模组中的 SMD 器件来自不同的供应商。

9

从 SiP Layout Option 导入封装所需的 BGA 和 BGA padstack。Allegro中有易用的向导可以帮助方便地 生成 IO 组件

10

创建封装中 LNA 和 PMIC 的视图。请注意,这两个 IC s可协同设计(可调整Bumps以适应封装)。Die 导出会生成一个摘要,便于协同设计。

11

从 SiP 导入Balun和 Switch。

 正如上文所提,由于系统组件的不断变化、 IC版图的持续发展、供应商的不断变化以及嵌入式组件的调整,这使得一个库管理员的工作并不容易。每次发生变化时,他都必须更新视图,让设计人员能够在设计时拥有最新的视图,并与其它视图保持一致性。接下来的博客中,我们将给大家介绍跨视图的一致性和验证性。

敬请期待更多相关博客!

Author: Guru Rao

Translator: Lucy Luo

 相关资源

  • Virtuoso RF Solution
  • Virtuoso MultiTech Framework Guide
  • Virtuoso RF Solution Guide
  • Virtuoso Electromagnetic Solver User Guide
  • What’s New in Virtuoso

欲知更多Cadence电路设计相关的产品及服务,请访问 www.cadence.com 。

关于Virtuoso Meets Maxwell

Virtuoso Meets Maxwell系列博客涵盖了与下一代芯片、 封装和电路板设计流程等相关的文章,着重介绍新开发及优化的设计流程,以确保设计师仍然是“设计师”,请持续关注! 

Click 请点击“订阅”,访问页面顶部的订阅框,填写您的邮箱地址,以定期接收 Virtuoso Meets Maxwell系列博客的最新推送。

 

© 2025 Cadence Design Systems, Inc. All Rights Reserved.

  • Terms of Use
  • Privacy
  • Cookie Policy
  • US Trademarks
  • Do Not Sell or Share My Personal Information