2022年3月リリース、Cadence OrCAD / Allegro17.4-2019 HotFix SPB17.40.028の新機能ハイライト

6 Apr 2022 • Less than one minute read

OrCAD^® および Allegro^®のHotFix 028 (QIR 4, アプリケーションのスプラッシュ画面では “2022” と表示されます) の更新プログラムが Cadence Downloads にリリースされました。このブログ記事では、この更新プログラムにアクセスするための重要なリンクと、主要な機能変更や新機能についての概要をご紹介します。

OrCAD/Allegro 17.4 (SPB174)

以下は主要な機能変更や新機能のリストとその簡単な概要です。

Allegro PCB Editor および Allegro Package Designer Plus

DesignTrue DFMは進化を続けています。そして、今回のリリースでは、Same Net Viaに対する様々なチェックが追加されました。これまではビアパッドやホールに対して汎用的なルールで行っていたチェックが機能強化されています。また、コンポーネントのデフォルト間隔などのDFAルールについて、領域ベースのDFAルールとして、PCB全体だけでなく1つ以上の特定領域を対象として追加することができます。
既存の差動ペアトランジションビアから差動ペアストラクチャへの自動置き換えを、キャンバス上のウィンドウ選択により実行する方法が提供されています。従来のような配線の切断と継ぎ足しによる対応から変更されたことにより、作業時間の短縮が図れます。ストラクチャを配置した後に配線接続を行うようになりました。また、大規模な手直しが必要な場合、差動ペアストラクチャを単独の差動ペアトランジションビアに変換するオプションも含まれています。
Allegro Package Designer Plus では、ドリル径が０のパッドスタックの潜在的なオープンやショートを特定するパッケージデザインインテグリティのチェックが導入されています。Silicon Layoutオプションでは、Power Delivery Rail と Via Generatorの機能により、必要とされる電源およびグランドネットカバレッジを電源ネットが提供しているかを確認できるようになりました。また、Allegro Package Designer Plus Viewerも新たに利用可能です。
バックドリルのソリューションが強化され、バックドリルのクリアランスと深さを適切に維持しながらバックドリルの結果をリアルタイムで表示する「ダイナミックモード」が提供されます。
Padstack Editorにおいて、マルチドリルとキープアウトの機能強化が行われました。マルチドリルパターンには、異なるホールパターンを柔軟に追加できるPolarやCustomといった配置方法が用意され、パッドバウンダリ内に個別でビアを配置する必要がなくなりました。このリリースでは、最大2つの形状のフラッシュシンボルをパッドスタックキープアウトとして割り当てることができ、さらにパッドスタックキープアウトの内側に一部のオブジェクトを許可することができます。
ホール同士のチェックでは、SpacingとSame Net Spacingの両方のドメインで、スルービアホール、ブラインド/ベリードホール、マイクロビアホール、ピンホールに個別の値を使用できるようになりました。
Allegro Constraint Compiler (ACC)では、ピンやネット以外のオブジェクトの選択を可能にするよう、オブジェクトテーブルへの数多くの機能拡張が行われました。オプションネットへの柔軟な対応により、適合するネットが一部条件において存在しない場合でもコンパイラーが続行できるようになりました。DDRメモリーインタフェースでは、Byte Lane Diff Pair Calculatorが強化され、各バイトレーンで2番目の差動ペアストローブを簡単に割り当てできるようになりました。
3Dキャンバスでは、シンボルやモデルの透明度コントロール、Zオリジンの可視化、シルクスクリーンレイヤーの表現など、数多くのユーザーエクスペリエンス向上が図られました。このリリースでは、3D Canvas を可能な限りリアルにするために、異なるスタックアップとゾーンにまたがるプレーンの分割も導入されています。

Sigrity Aurora

Interconnect Model Extraction (IME) と呼ばれる新しいワークフローが導入されました。このシンプルで自動化されたモデル抽出では、Sigrity^TM PowerSI^®または Clarity^TM 3D Solverのライセンスを利用して、高精度のSパラメータ・モデルを抽出します。

Allegro Pulse

設計者が自分の仕事をパーソナライズできるようになりました。Allegro Pulse^TMが管理するAllegro System Captureプロジェクトに、チェックリスト、仕様書、レビューノートなどのファイルを添付することができます。また、共有プロジェクトに参加する際に、ローカルデバイス上のプロジェクトファイルの場所をカスタマイズしたり、ダッシュボードに表示されるプロジェクトの一覧からプロジェクトを削除したりすることも可能です。
Pulseの管理者は、さまざまなサービスの状態について、より良いレポートを期待することができます。電子メールでの通知により、CPU使用率の高まり、ディスク容量の不足など、重要なイベントの発生を知ることができます。
Publish for Manufacturing ユーティリティは、3DEXPERIENCE PLM コネクタと Allegro System Capture以外からのボードファイルをサポートするようになりました。

Allegro System Capture

本リリースより、Allegro System CaptureはPSpice^® A/Dと統合され、機能的な回路シミュレーション環境を提供します。Allegro System Captureから、トランジェント、AC/DCスイープ、バイアスポイント、パラメトリックスイープなど、あらゆる種類の解析を実行できるようになりました。PSpice Advanced Analysis、MATLABによる可視化、MATLAB関数も利用可能です。
電源シンボルとグランドシンボルのスコープをグローバルに設定することが、必須ではなくなりました。回路図設計時に、これらのシンボルのスコープをローカルに変更することができるようになりました。新たな機能として、ページの非表示、ブロックの並べ替え、階層的なバリアントの作成などのオプション設定もサイトレベルのディレクティブで指定して利用できます。
リモートのAllegro Pulseサーバーおよびマネージドライブラリで作業する場合、Unified Searchはシンボルとフットプリントの画像を大きく表示し、複雑なモデルの詳細を簡単に確認できるようになりました。検索は分類を意識して行われるようになりました。
ライブラリ作成環境では、非対称の回路図シンボルを作成できるようになりました。また、新しいシンボルの作成を部品の新規作成無しで行えるようになったため、部品とシンボルを一緒に作成する必要がなくなります。
また、ページボーダー、タイトルブロック、目次シンボルなど、回路図上の情報を文書化するのに役立つ非電気的なシンボルを作成することができます。電源やポートのシンボル作成もサポートされました。
ツールバーとメニューコマンドにいくつかの変更を加え、回路図、シンボル、ライブラリパーツ、ボードファイルの編集において、一貫した UI を提供できるようになりました。

Topology Workbench

Topology Explorer(TopXplorer)、Sigrity SystemSI、SystemPIを含む包括的なトポロジー作成・編集環境は、Topology Workbenchという名称になりました。
車載用CANバスなどの複雑なトポロジーでは、ケーブルモデラー・ブロックを使用し、シミュレーション用のツイストケーブルSPICE W-elementモデルを構築することができます。
Windows版GCC コンパイラーが AMI Builder に含まれ、SLA および PBA ワークフロー用の AMI モデルをWindowsプラットフォームでコンパイルすることができるようになりました。
一トポロジー内のメモリーブロックは同じIBISまたはSPICEモデルに限る、という制限がなくなりました。一つのトポロジーのメモリーブロックに異なるIBISまたはSPICEモデルを割り当てることができるようになりました。
多くの面でパフォーマンスが向上しています。SPEEDEMでのSパラメータ・シミュレーションの実行時間が短縮されました。疎行列であるSPICE回路の解法に使用されるアルゴリズムは、新しいマルチスレッドアーキテクチャとマトリクスパーティションソルバーにより、強化されました。

OrCAD Capture CIS

Modeling Application で PSpice コンポーネントを作成する際、様々なパラメータ、例えば初期値(Initial Condition, IC)、寄生抵抗素子、温度係数、電圧・電流係数の値などに対して、値の代わりに式が使用できるようになりました。
トランスの1次および2次巻線の両方にセンタータップを追加できるようになりました。これまでは、センタータップを定義することができていたのは、1次巻線または2次巻線のいずれか一つのみでした。

PSpice A/D

シミュレーション実行における高度なデバッグ情報を提供します。このデバッグ情報には、シミュレーション設定、計算に成功したタイムポイント、計算に失敗したステップ数、収束に失敗した際の収束性の悪い信号とその反復回数が含まれます。
デバッグ情報は、CSVおよびExcelのレポートとして利用できます。

これらは、Cadence OrCAD/Allegro 17.4-2019のQIR4リリースでご利用いただける主要な変更点の一部です。製品における新機能や機能改善の詳細については、What’s New in Release 17.4-2019 HotFix 028 をご覧ください。QIR4 What's New 日本語版も追って公開予定です。今後も新機能や機能改善についてより詳細なブログ記事をお届けして参りますので、ブログ投稿にどうぞご注目ください。

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この記事に関するお問合せは、cdsj_info@cadence.com までお願いいたします。

Author: AllegroReleaseTeam

Translator: Ikue Yoshizaki

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