ASCENT: 回路図の監査機能で利用できる基本ルールについて

このブログのパート1では、Allegro® System Capture の Design Integrity ソリューションをモデル無しで利用できるという点に焦点を当てて説明しました。今回は、パート2です。

さて、回路設計でのエラーを確認するために200〜300ページにも及ぶデザインをスクロールしたり追跡したりすることは、ペンキが乾くのを見つめるのと同じ…ではないかもしれませんが、こんな共通点があります。”実際のところ、何時間も見つめていたい人なんているんでしょうか?!” もちろん、シミュレーション結果を利用することは可能ですが、デザイン内のすべてのエラーを把握しきれていない場合があります。

Allegro System Capture をお使いであれば、デフォルトで使用可能な40のそれぞれ内容の異なる基本ルールを使用して、デザインを確認してみませんか？簡単に使い始めるのに適したルールをいくつかご紹介します:

• Differential Pair Net Polarity Mismatch  -  差動ペアネットの正極性側にICの負極性ピンが接続されている場合に、このルールでレポートされます。ネット/ピンの正極性と負極性のパターンについては、Schematic Audit Settings ダイアログの Parameters タブで定義できます。
• Connected IC NC Pins  –  Design Integrity は、ICのNCピンに接続が確認されているケースをレポートします。あなたには実際に接続するつもりはなかったと思いますが、同僚が席に立ち寄っておしゃべりするから、気が散ってしまったんですよね、きっと。もちろん、それは2Dではなく3Dの同僚がいた、コロナ禍よりも前の時代のお話ですが。
  Design Integrityは、ICのピンで”NC”から始まりその後ろに文字が続かない名称のものをNCピンとして認識します。
• Single-Connection Nets  –  接続が一方の端にしか無いネットは、Single-Connectionのフローティングネットとして報告されます。なお、NCおよびインターフェイスネットはこのルールから除外されます。
• IC Input Pins Without Driver  –  このルールは、ICの入力ピンに接続されているすべてのトポロジーをチェックした後、ドライバが抵抗を介してプルアップまたはプルダウンされているかどうかをチェックし、ドライブソースのないネットが見つかるとその入力ピンをレポートします。
• IC Power and Ground Pins Without Voltage  -  電源/グランドネットおよび電源/グランドピンに接続されたネットにVOLTAGE値があるかどうかがチェックされ、VOLTAGE値のないネットにフラグが付けられます。Design Integrityは、ICの電源/グランドピンに接続されたシグナルネットをこの対象に含みません。
• Low/High Pull-up Resistance Value and Low/High Pulldown Resistance Value  –  設定された最小値または最大値よりも低いまたは高い抵抗値を持つプルダウン抵抗をレポートします。設定値のコントロールはあなたに委ねられています。Schematic Audit Settings ダイアログの Parameters タブでそれらを定義します。

さらに、チェックするルールの選択だけでなく、ルール違反のレポート方法も指示できます。各ルールについて、Error、Warning、またはInfoのどのレベルの扱いでレポートするかの設定、あるいはレポートしないという設定を行います。決めるのはあなたです。ルールを設定する際には、フィルタリングにより特定のルールを見つけやすくすることができます。サイト管理者の場合は、site.cpmファイルを手動で編集することにより、デフォルトルールに対してError、Warning、Infoなどの違反レベルをあらかじめ制御することもできます。

違反が検出されたら、その箇所をデザインキャンバスで簡単に見つけることができます。違反を選択すると、正確な場所がキャンバスに表示されます。

さあ、まずはすぐに使えるすべてのルールを紐解くところから、さっそく試してみませんか？

この記事に関するお問い合わせは、cdsj_info@cadence.com までお願いいたします。

Author: Auromala

Translator: Ikue Yoshizaki

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