IC Packagers: 新リリースには新しいものがたくさん！

第3回目となる今回のブログでは、メジャーアップデートでの最大の新機能をご紹介します。本連載の第1回と第2回では、パフォーマンスの向上からグラフィックキャンバスの改善まで、さまざまな機能をご紹介しました。基本製品のアップデートや、オプションノード Silicon Layout の上級者向けアイテムなど、様々なアイテムをご用意しています。

今回のAllegro® Package Designer Plus のアップデートでは、配線と電源供給ソリューションに加え、GDS製造出力に高度な特定のマスク構成が必要な場合に使用できる機能を紹介します。

新タイプの配線とシールド構造

新しい Create Structures コマンド（Route-Unsupported Prototypes の下にあります）をまだお試しでない方は、ぜひお試しください。このコマンドの最大の特徴は、差動ペアトランジションのパラメトリック構造を素早く作成できることです。ここに示されているように、ビアへの入口と出口の戦略を定義できるだけではありません:

差動ペアネットを囲んでシールドするキープアウトの形状も様々なものが用意されています。

これらの構造は、配線と同一層または隣接する層に配置することができ、周囲の信号やノイズの多い電源プレーンから保護することができます。

これらの要素をパラメータ化することの利点は、制約との緊密な連携、シグナルインテグリティの専門家からのフィードバック、そして複雑な境界線を手動で描こうとした場合に見られる複雑さの軽減です。

このコマンドは Unsupported Prototypes のカテゴリーに含まれていますが、これはユーザーコミュニティの皆様からのフィードバックを得て、これらの構造を定義する際に調整する必要のあるすべてのパラメータをカバーするためにオプションを拡張するためのものです。リストに掲載されていないキープアウトのスタイルがありますか？ECOに戻ってきて、既存の構造のすべてのインスタンスのパラメータを微調整する必要があると思いますか？あなたがこれらの構造をどのように適用するかを理解するために、私たちのチームが機能セットを完成させることが出来るようにご協力ください！

ピン/ビア パターンからのパワープレーン生成

プロトタイプレベルの機能に続いて、電源供給ソリューションの作成を見てみましょう。これらは新しいデザインが出るごとに複雑になっているようです。今日のほとんどのデザインでは、ワイヤーボンドのダイをサポートする単一のパワーリングとグランドフラグよりも、より複雑な電源構造を持っています。

そこで、APD Silicon Layout Optionライセンスで利用可能なplane generatorコマンド（SI Layout – Power Delivery – Plane Generator）をご利用ください。このコマンドを有効にするにはenvファイルにて package_plane_gen_beta環境変数の設定が必要になります。このツールでは、プレーンを参照するピンのレイアウト上の位置に基づいて、プレーン領域を構築します。レイアウト上でパワーネットをハイライトしてクラスタを探し、手動でエリアを定義するのではなく、このツールが代わりに実行します。

オプションには，他のプレーンが存在しない領域をカバーするFlood Netから，ピングループを囲むバウンディング・シェイプで定義された領域，チップ内部のパワー ドメインを特定するピンの規則的なクラスタを囲むブロックのような矩形領域まで，さまざまなものがあります．

多くのパワーデリバリ ソリューションとは異なり、このツールでは、保存したパラメータに戻って、設計の進捗に合わせて調整、改良、更新を行い、ボタンを押すだけですべてのプレーンを再生成することができます。

また、パラメータを変更しても、その部分に影響が及ばないように、特定のエリアをロックしたい場合は、Save Shapesを実行しておけば、デザイン内にロックされ、他の領域で作業をしても変更されないようになります。

このツールで生成される複雑なプレーン領域を、ぜひご自身で試してみてください。レイヤーやデザイン全体のすべてのプレーンを生成するに要する時間は、わずか数秒です。デザインを拡大して見たときには見つけられなかったピンの関係やグループが見つかるかもしれません！

Stream Out（ストリーム出力）の機能アップデート

GDSは単なる製造出力データではありません。GDSは、ケイデンスのフォーマル サイン-オフ プラットフォームである Pegasus^TM Verification System とのインターフェースであり、言語ベースのデザインルールチェックを行うことができます。この出力データは、ピンやその他のレイアウトの重要な機能に適切なテキストラベルを付けて、多くの解析ツールに供給することができます。必要に応じて、このフォーマットはIC設計チームと設計意図を共有するのにも役立ちます。

しかしながら、これらのフローの中には、Allegro Package Designer Plusのクラスとサブクラス（例えばCONDUCTOR/TOP）からGDS layer + data typeのペアへの直接的なマッピングだけでなく、より詳細な情報が必要なものもあります。密度バランスをとるためにメタルフィルをGDS内のユニークなエントリに配置し、密度チェックでは考慮されるがLVSでは無視されるようにしたい場合、どのようにしてこれを実現するのがベストでしょうか？

Allegro Package Designer Plusは、これを簡単に行うことができます。次の図に示すStream Out Edit Layer Conversion Fileフォームでは、最も一般的な基本的な内訳を提供しています。レイヤーがマスクの一部となるすべてのジオメトリを表すようなデータを製造に送る場合、このインターフェースは必要なものをすべて提供します。

シェイプの異なる部分（前述のメタルフィルやデガスホールなど）を異なるGDSマッピングに分割するには、もう少し踏み込む必要があります。これは、上記のLayer Conversion Fileフォームには含まれておらず、膨大なレベルの設定オプションがあることを隠すためです。

しかしながら、これらの高度なマッピングオプションにアクセスして、お好みのテキストエディタで変換ファイルを表示したいと思いますか？そこでは、マッピングエントリをさらに細かく設定することができます。例えば、次のようになります：

上記は、Layer Conversion Fileフォームで作成したマッピング・ファイルです。以下、TOPレイヤーの全てのメタルは、ダミーのメタルフィルを除いて2/1にマッピングされています。これは代わりに2/2にマッピングされています。Pegasus Verification System (PVS)にデータを送信する際には、製造パートナーが提供するサインオフ・ルール・デッキに正確に一致するように、レイヤー上のジオメトリの使用を簡単に区別することができます。

もちろん、制限事項の完全なリストは、ドキュメントを通じて入手可能です。しかし、私が最もよく質問を受けるのは、メタルフィルとデガス（ガス抜き）ホールです。もし、過去にこのような質問を受けたことがあれば、カスタマーサポート の専門チームに連絡してください。すぐに成功への道を歩むことができるでしょう！

今すぐ最新のHofFixをダウンロードして、最新のアップデートを試してみましょう！

この3週間で、Allegro Package Designer Plus製品のアップデート内容をご理解いただけましたでしょうか。もしそうなら、最新の17.4-2019 Hotfix 019をダウンロードして、ご自身で試してみてください。自分で体験することに勝るものはありません。

この記事に関するお問合せは、cdsj_info@cadence.com までお願いいたします。

Author: Tyler

Translator: Norikazu Takada

このブログの英語版は こちら より