PCB、IC封装：设计与仿真分析 Blogs

本文翻译、转载自2019年9月发布于Signal Integrity Journal的文章《On-Board Decoupling Capacitor Optimization》。

电源完整性（PI）分析的目的是确保系统中所有芯片供电充足且稳定。随着印刷电路板日益复杂、系统尺寸持续减小，确保关键芯片的电源稳定变得越来越重要。设计阶段尽早优化其位置和数值将降低后期设计变更或电路板重新设计的风险。通过将电源网络的阻抗保持在特定目标^[1]以下，可以确保关键芯片的供电稳定。

去耦电容可以在一定频率范围内降低阻抗，且这种方法成本较低。选择板载去耦电容来优化电源层的阻抗时，需要考虑许多参数[2]。为了将电源层的阻抗降至安全目标以下，不仅要考虑电容的数量和位置，还要考虑电容量、等效串联电感（ESL）、等效串联电阻（ESR）以及安装电感。

以上许多参数都可以简化为电容的“有效半径”这一指标[3]。有效半径是指电容周围可有效减小电源波动的近似半径。有效半径随频率而变化，而且ESL增加时会显著减小（图1）。

图1：10 µF电容在ESL为0.1 nH时的有效半径（红色圆圈）与ESL为0.2 nH时的有效半径（黄色圆圈）。频率为15 MHz。

电源网络的布局改变会导致板载去耦电容的回路电感发生较大变化。判断去耦电容在降低电源网络阻抗的有效性时，芯片电源引脚与电容之间的回路电感量是一个关键指标。此外，通过回路电感来优化去耦电容的配置可降低电源网络的阻抗并提高电源分配网络（PDN）的稳定性，而且这种方法毫无成本。

针对DDR-4设计中去耦电容的配置和选择，下图展示了一个快速优化过程，该设计包括一个带有两个菊花链式双列直插存储模块（DIMM）的存储控制器。布局之后，需要快速分析并向layout工程师反馈。我们通过混合求解器，利用二维自适应有限元网格化方法来分析去耦电容变化的影响。我们的分析针对20 MHz以下，在这种频率下，PCB设计中使用的表面贴装电容元件的阻抗会有很大作用。

在这样的频率下，电磁场的波长是：

这个波长是根据电磁场的速度：

计算所得，其中：c是空气中的光速，假定相对介电常数：

这一常数在基于FR-4的设计中较普遍。这个波长明显大于我们考虑的PCB设计尺寸，因此准静态近似成立，而且我们的模拟可以为电路板设计团队提供快速反馈。

图2显示了一个PCB的剖视图，其中有一个芯片，由单个电源网络供电。图中显示了影响电源网络的多种去耦电容，包括电压调节模块（VRM）附近的储能电容、芯片附近的表面贴装电容以及封装内嵌的片载电容。这些不同类型的电容可降低不同频率范围内的电源网络阻抗。在此，我们将重点关注IC附近表面贴装电容的配置，因为电路板设计团队在这些电容的配置和选择上通常有相当大的灵活性。

图2左图：VRM供电IC的典型电源网络布局的剖视图。电源网络通过其封装（PKG）为IC供电。右图：布局后的DDR-4设计中存储控制器IC的电源网络阻抗（红色）与目标阻抗（蓝色）的对比。资料来源：[4]

注意DDR-4存储控制器芯片上电源网路的阻抗，可发现它在许多频率下都超过了目标阻抗（图2右图）。该设计已经布局完成，电源网络上有100多个去耦电容，但在某些频率下，阻抗仍超出目标阻抗10倍以上。实现目标阻抗可以将电源网络上的噪声容限保持在安全范围内。当电源网络阻抗大幅超过目标值时，任何瞬态电流噪声都会导致与电源网络相连的所有芯片的电压噪声达到危险水平。在这种DDR-4设计上改善电源网络阻抗将大大降低因存储控制器芯片上的噪声而进行重新设计的风险。

首先模拟去耦电容与芯片引脚之间的回路电感，从而分析去耦电容在电路板上的配置。为进行这种分析，混合仿真器会在芯片的电源引脚上创建一个测量端口，并将电容短路，这样计算出的回路电感只跟电路板的布局有关。根据这一分析，我们发现电源网络上有四个去耦电容远离芯片。而电路板上有足够的空间让其中的两个电容距离芯片。这一简单改变便可降低电源网络的阻抗，从而在不增加制造成本的情况下更接近目标阻抗（图4）。

我们针对10个完整设计分析了芯片与去耦电容之间的回路电感。通过测量电源平面的回路电感，发现半数以上的设计都存在无效的电容配置。例如，分析某个完整设计中12V电源网络上一个元件与所有去耦电容之间的回路电感时，发现其中两个电容的回路电感比电源网络上其他电容大五倍（图3）。

这些电容的配置使其不起作用，而电源网络上这些器件的高回路电感使其更容易在高密度的电路板设计中产生或吸收噪声。这意味着它们在电路板上的存在基本无用，实际上还会对附近敏感的信号网络造成损害。

图3：完整设计中12V电源网络上芯片与去耦电容之间的回路电感。从图中可以看到，电源网络上两个电容C8029和C8028的回路电感几乎是其他电容的五倍。

回到之前的DDR-4设计，接下来我们分析设计中的电容数量和类型优化。图4的左图中是优化过程中使用的不同电容模型。优化时在不到30分钟的时间内分析了该设计中配置的100多个去耦电容，得到的结果在10MHz以下低于目标值。可以看到，即使所有电容都对地短路，10 MHz以上时电源网络的阻抗也会高于目标阻抗（图4右图）。

最终方案中的电容数量与原始设计相同，但可以实现明显更低的电源网络阻抗。尽管完整的电源分配网络分析还应包括与VRM连接的储能电容以及封装内去耦电容，但它们分别在较低和较高频率下作用最大。图中展示的都是与板载表面贴装电容相关度最高的频率范围。

图4左图：最终优化时使用去耦电容的阻抗模型。每条线都代表一个电容，线的颜色表示色条中标明的电容成本。

图4右图：相比目标阻抗（蓝色），存储控制器芯片在不同频率下的电源网络阻抗。红色代表初始的布局后的设计、浅棕代表通过电容器配置优化降低回路电感后的设计、粉色代表优化后的设计、橙色表示所有电容短路后的阻抗。

space

参考资料：

[1] Smith, L. D. and Bogatin, E. Principles of Power Integrity for PDN Design Simplified. Prentice Hall, 2017. pp 10-12.

[2] Novak, I. “Comparison of Power Distribution Network Design Methods: Bypass Capacitor Selection Based on Time Domain and Frequency Domain Performances.” TecForum MP3, DesignCon 2006.

[3] Chen, Huabo, Jiayuan Fang, and Weimin Shi. "Effective decoupling radius of decoupling capacitor." IEEE 10th Topical Meeting on Electrical Performance of Electronic Packaging. IEEE, 2001.

[4] Team-based PDN Design with PowerTree, PowerDC, and OptimizePI Rapid Adoption Kit. http://support.cadence.com 2017.

space

作者简介：

space

更多PI内容：

• 基于团队写作的AC/DC电源完整性设计与分析方法
• 为什么电源完整性（PI）是个“热”话题——如何进行电/热协同仿真

space

欢迎订阅“PCB、IC封装：设计与仿真分析”博客专栏，
或扫描二维码关注“CadencePCB和封装设计”微信公众号，更多精彩内容期待您的参与！

联系我们：spb_china@cadence.com