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PCIe 发展史：PCIe 6.0 时代即将来临

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本文翻译自Cadence “Breakfast Bytes Blogs”专栏作者Paul McLellan文章“The History of PCIe: Getting to Version 6”。

PCIe（Peripheral Component Interconnect Express，外围组件快速互连）是早期 PCI 总线的升级版。PCI 由Intel开发，于 1992 年问世。它取代了几种陈旧的、速度较慢的总线，这些总线在早期的 PC 中以某种特殊的方式使用。PCI 主要是 32 位的总线，但是也支持 64 位。最重要的一点是，PCI 是一种并行总线。如今，PCI 只具有历史意义，我们已经不再使用，所以在此就不再赘述。

2004 年，一群Intel工程师组建了 Arapaho 工作组，开始开发新的标准。后来，其他公司也逐渐加入了这个小组。该标准经过几次更名，最后才确定为 PCI Express (PCIe)。在某些方面，PCIe 是 PCI 的继承者，因为它们的功能类似。在其他方面，PCIe 是一种完全不同类型的设计。尤其特别的是，PCIe 是一种串行总线，比起 PCI 的老式并行接口（以及那个时代几乎所有的其他总线），它更像一个板载网络。

PCIe标准的进化

最初的标准是 PCIe 1.0a，每通道数据速率为 250MB/s，总速率达到 2.5GT/s（每秒传输千兆比特）。与其他串行总线一样，它的性能也通常以每秒传输量来衡量，以避免将附加位元算作“数据”。PCIe 1.0a 使用 8b/10b 编码方案，因此只有 80% 的传输位是真正的“数据”。附加位元主要有两个功能。首先，它们确保始终有足够的时钟过渡供串行接口恢复时钟。第二，它们可以确保没有净直流电流。

之后，该标准定期进行升级，传输速率更高。由于 PCIe 主要用于基于Intel处理器的 PC 和服务器上，实际上，在Intel发布使用 PCIe 的处理器之后，新标准就开始生效了。标准演进的总体理念是挑选在当时的主流工艺节点上可以实现的传输速率。然而，PCIe 的应用非常普遍，因此无论底层架构如何，在大多数需要高性能外设总线的设计中，都会用到 PCIe。例如，在 Arm 服务器基础系统架构规范中就规定了 PCIe 的要求。

2007 年推出的 PCIe 2.0 将传输速率提高了一倍，但沿用了相同的编码方案。

2010 年推出的 PCIe 3.0 改用了效率更高的 128b/130b 编码方案，并增加了已知二进制多项式的加扰功能，以在 0s 和 1s 的时钟恢复之间取得良好平衡，而且没有直流偏置。这也显著提高了传输速率。一个 16 通道的 PCIe 3.0 接口的传输速率达 15.7GB/s。但实际上，如果一个设计需要这样的带宽，那么升级到 PCIe 4.0 会更加轻松。如今，PCIe 3.0 是出货设备中部署最广泛的 PCIe 版本。例如，Google TPU 3 中使用的是 PCIe 3.0，而目前的 USB4 标准也是基于 PCIe 3.0。PCIe  从标准获得批准到成为主流，花费了近十年的时间——这一点听上去可能有点令人震惊。这与信用卡的采用过程如出一辙：在很多人拥有信用卡之前，商家因为麻烦不愿意接受信用卡支付，而在很多商家接受信用卡支付之前，人们也不愿意拥有信用卡。

PCIe 4.0 保留了相同的 128b/130b 编码方案，但传输速率再次翻倍，达到 16GT/s。Cadence 提供符合 PCIe 4.0 的 IP。PCIe 的另一个重要方面是，其他协议是建立在基本传输机制和 PHY 上的。CXL 也搭载了 PCIe。从这些可以看到，PCIe 4.0 是当前设计的主流。Intel的 Tiger Lake 移动处理器支持PCIe 4.0，AMD 的 Zen2 CPU 系列也是如此。这使得它对任何一种外设芯片都很有吸引力，比如 SSD 控制器或网络，然后由于连锁反应，它对其他非 x86 系统也很有吸引力。

PCIe 5.0 的设计工作已经开始（标准在 2019 年 5 月获得批准），性能为 32GT/s。此外，人们还对 PCIe 6.0（最终标准尚未获得批准）感兴趣，其性能为 64GT/s，并改用了 PAM4 信令，提供四个电压水平，因此每个时钟周期有两个比特。自从 Cadence 在 112G SerDes 中开始使用 PAM4 信令以来，我们已经积累了丰富的经验。

从设计和 IP 的角度来看，它是主流，所以本文的其余部分将集中关注 PCIe 4.0 和 5.0 版本（并稍微探讨未来的 6.0版本）。

主流版本：PCIe 4.0、5.0 和 6.0 版本应用

随着越来越多的系统升级，市场上也有越来越多的产品上市，PCIe 5.0 的应用正在加速。话虽如此，PCIe 3.0 和 4.0 仍然是目前最成熟的 PCIe 接口，作为各种 I/O 用例的主要互连形式，被广泛部署在大量的应用中。正如前文所说，PCIe 6.0 的时代即将到来，并且很多人都对此抱有期待。

显然，在某种程度上，每一代 PCIe 都有更高的性能，但这不仅仅体现在数据表上表现突出的数字上——更可以实现更强大的应用：

  • 对于以太网来说，PCIe 4.0 可以用于 100G 和 200G。PCIe 5.0 可将其性能提升到 400G，目前已经可供使用。而在未来，PCIe 6.0 将把这一数字提升到 800G。
  • 对于固态硬盘 (SSD) 来说，PCIe 4.0 可以使传输速率达到约 7000MB/s，PCIe 5.0 将其提升到约 14GB/s，而 PCIe 6.0 应该会将其进一步提升到 28GB/s。
  • 人工智能 (AI) 和机器学习 (ML) 需传输海量数据，PCIe 接口造成了瓶颈。几乎所有的应用都是如此，比如自动驾驶、医疗成像、基因组测序、数据挖掘等等。无论是在 CPU、GPU、FPGA，还是在 ASIC/SoC（如 Google 的 TPU）上进行训练/推理，瓶颈都是 PCIe。
  • 存储器级内存需要利用 PCIe 5.0 和 PCIe 6.0 的高性能。
  • 在汽车领域，目前的 ADAS（高级驾驶辅助系统）使用的是 PCIe 4.0，但未来的自动驾驶需要更高的性能来处理所有的摄像头、雷达和激光雷达收集到的数据。
  • AWS、Microsoft Azure和Google Cloud等公司用于云计算的超大规模数据中心可以充分利用所能获得的所有带宽，特别是实现主CPU(Intel、AMD或Arm)与加速器(如NVIDIA GPU或Xilinx/ Intel FPGA)之间的连接。

了解更多

请参阅以下内容了解更多PCIe内容及Cadence为其提供的解决方案：

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