BoardSurfers: Training Insights: Sigrity Auroraオンラインコースの紹介

Sigrity^TM Aurora オンラインコースは、Sigrity Aurora の使用を開始するために必要な基本的なトレーニングを提供します。このコースでは、事前に配線されたパラレルバスの解析から、解析結果に基づく PCB 配線のコンストレイント(制約)までの設計フローについて説明します。 Topology Workbench と Allegro^® Constraint Manager でコンストレイントを作成し、配線後のパラレルバスが設計仕様を満たしていることを確認します。 配線後の解析では、Sigrity Aurora ワークフローによるインピーダンス、クロストーク、および電力供給システム全体の電圧降下の解析を実施します。このコースは、製品の最新の変更に合わせて定期的にアップグレードされます。

ここでは、Sigrity Aurora オンライン コースの主なトピックについて説明します。

IBISモデルのアサインと SPICEモデルの作成

IBISモデルは、パラレルバスのドライバーとレシーバーをモデル化するために使用されます。デザインフローでは、デザイン内のFPGAメモリ・コントローラーとメモリ・コンポーネントにIBISモデルを割り当てます。

また、DIMMメモリ・コネクタピンのSPICEモデルを作成して、配線前シミュレーションの解析精度を高めます。

有損失トレースモデルの作成

Sigrity Auroraを使用して、PCB断面とトレース幅のパラメータに基づいた有損失トレースモデルを簡単に生成し、パラレルバスのSI解析で伝送線路を適切にモデル化できます。

コースのモジュール5では、Trace Editorを使用してパラメータ化されたRLGC モデルを作成し、パラレルバスの伝送ラインをモデル化する方法を学習します。PCB断面に基づいたモデルを使用し、伝送線路の長さを可変パラメータとしたスイープ解析を実行します。

スイープ解析の実行

スイープ解析を使用すると、パラレルバスで使用されるトレースの長さを変えることができるため、設計上の制約を満たすことができる最小および最大の接続長を見つけることができます。

コースのモジュール6では、ストローブとデータビット間のセットアップ/ホールドタイムを測定できるように、パラレルバス解析を行います。波形をアイダイアグラムとして表示して、アイの開口部、幅、および高さを測定します。

コンストレイント（制約）に基づく配線

スイープ解析のデータは、PCBの配置/配線のコンストレイント（制約）を作成するために使用されます。作成されたコンストレイントに従わない配線には、デザインルールのエラーフラグが付けられます。

このコースでは、Topology Workbenchで作成されたコンストレイントをAllegro Constraint Managerにインポートし、PCB上の部品配置の最適化する方法を確認します。 その後、配線されたレイアウトで作業し、Allegro^® PCB Editorのインタラクティブ・ルーティングコマンドを使用して、Allegro Constraint Managerで設定されたコンストレイントを満たさないレイアウト内の接続を解決します。

IR Dropワークフローの使用

Sigrity Auroraは、配線済みデザインの解析に使用できるIn-design Analysisワークフローを提供します。このワークフローにより、伝送ラインのインピーダンスと結合クロストークをレイアウト全体に迅速に解析できます。 ワークフローには、レイアウトの電源プレーンの電圧降下の解析も含まれます。

このコースでは、さまざまなワークフローを使用して、パラレルバスのルーティングを検証します。 モジュール9では、IR ドロップワークフローによるメモリ・コントローラーとメモリDIMMに電力を供給する電源プレーン全体の電圧降下を解析します。

このコースの詳細については、 Sigrity Aurora Training ビデオを鑑賞し、 Cadence Support ポータルにて Sigrity Aurora コースを登録してください。

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Sigrity Aurora v22.1QIR1 (Online)

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Author: DanGerard

Translator: Takuya Moriya

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