System Analysis Knowledge Bytes: Sigrity Auroraによるシグナル/パワー・インテグリティ解析の簡素化

System Analysis Knowledge Bytesブログシリーズでは、Cadence^®が提供するシステム解析ツールの機能と可能性について説明しています。 このシリーズは、この分野での役立つ機能等に関する学識を提供することに加えて、システム解析に関連する知識と経験を共有するブロガーと専門家の意見を広くお伝えすることを目的としています。

正確なSI/PI解析は、重大な設計問題の特定と解決、コストのかかる再設計の防止、サイクル時間の短縮、および製品性能の向上に役立つことは、広く受け入れられている事実になります。そこで、現在必要とされているのは、基板上のどこでSI/PIの問題が発生する可能性があるかを視覚的に示し、それらを迅速に確認して修正できるようにする統合解析ツールになります。

シグナル／パワー・インテグリティ(SI/PI)解析ソリューションであるCadence^® Sigrity^TM Auroraは、プリレイアウト, 設計中, ポストレイアウトのPCB設計向けのAllegro^® PCBデザイン環境に緊密に統合されております。 Sigrity Auroraは、Allegro PCB データベースに直接読み書きし、デザインと解析結果を迅速かつ正確に統合します。Sigrity Auroraを使用すると、結果をデザイン・キャンバスで直接視覚化できます。デザインに変更を加えて、Allegro PCBキャンバス内でそれらの変更の影響を確認できます。

最近の”Sigrity Auroraを使用したシグナル／パワー・インテグリティ解析”のウェビナーでは、Sigrity Auroraの概要を説明し、Sigrity Aurora がシグナル／パワー・インテグリティ解析の簡素化にどのように役立つかを示しました。以下は、ウェビナーのハイライトです。:

Allegro In-Design (IDA)環境でのレイアウト解析の実行

In-Design Analysisは、Sigrity Technologyに基づいており、Allegro Frameworkに統合されています。Sigrity Aurora Workflow Managerのワークフローを使用して、In-Designなインピーダンス、カップリング、IRドロップ、クロストーク、リターン・パスおよび反射解析を実行できます。レイアウト設計者は、In-Design Analysis を使用すると、複雑なシグナル・インテグリティのツールを習得しなくても、設計段階の早い段階で主要なシグナル・インテグリティの問題を見つけて解決できます。 Allegro In-Design (IDA) 環境は、次のワークフローを提供します:

インピーダンス解析ワークフロー

インピーダンス解析ワークフローを実行することで、設計デザインのインピーダンス問題を特定して解決できます。 PCBレイアウト・キャンバス内でインピーダンス解析を実行するには、Workflow Manager から Impedance Workflow を選択します。 次に、Select Nets オプションを使用して解析するネットを選択します。

Start Analysis をクリックして、シミュレーションを開始します。シミュレーション完了後、View Mode を Analysis Mode に合わせてシミュレーション結果を表示する必要があります。

インピーダンスの結果は、表、プロット、およびカラー・グラデーション付きの表示形式で利用できます。色分けされたインピーダンス表示をレイアウト上に重ね合わせるには、Impedance Vision を選択します。

色分けされたスケールとサマリー・テーブルにより、信号インピーダンスが高い場所や、設計デザイン修正が必要な不連続がある場所を簡単に見つけることができます。 解析結果を保存して、後で再読み込みできます。

カップリング解析ワークフロー

配線トレースが互いに近接していると、それらの信号が結合して干渉する可能性があります。Coupling Workflow を使用して、デザイン内の重要なネットを簡単にフィルタリングして選択し、配線トレースが結合されている場所を特定できます。赤から青までの色分けされたスケールは、キャンバス内の潜在的な問題をすばやく強調表示し、VictimネットとAggressorネットを表にリストします。クロスプロービングを使用して、カップリングが高いセグメントに直接ジャンプし、配線トレース間の間隔を調整し、解析を再実行して、カップリングの問題を排除または最小限に抑えます。

反射解析ワークフロー

高速デザイン設計では、信号ミスマッチよる反射やリンギングなどの問題が発生しやすくなります。 インピーダンスのミスマッチ、リターン・パスのギャップ、および信号の不連続性は、信号ミスマッチに寄与するものの一部です。したがって、デザインを分析し、問題を未然に防ぐことが重要です。この Reflection Workflow を使用すると、Sigrity Technologyを使用した解析を実行し、信号反射に対する相対的な影響を比較できます。 ドライバーとレシーバーのIBISモデルを指定、もしくは、デフォルトのモデルを使用できます。 キャンバス上にシミュレーション主導の結果が表示されるため、信号反射を簡単に関心のあるネットを選択するだけで、解析を開始できます。 解析された信号は、信号の反射の相対的な量に基づいて色分けされ、表で詳細を簡単に確認できます。

クロストーク解析ワークフロー

AggressorネットとVictimネット間の不要な信号ノイズは、プリント回路基板 (PCB)設計におけるシグナル・インテグリティ(SI)の主要な問題の1つです。Crosstalk Workflow を使用すると、PCB 設計者はIBIS モデルを使用してクロストーク解析をPCBキャンバス上で直接実行し、クロストークの問題を診断して迅速に修正できます。クロストーク解析は、Sigrity Technologyを使用して実行されます。ドライバーとレシーバーのIBISモデルを指定、もしくは、デフォルトのモデルを使用できます。解析は、VictimがLowまたはHighに保持され、AggressorがVictimに与える影響全ての組み合わせを調べて、最悪ケースを特定します。結果テーブルには、解析された各ネットがリストされ、High状態、Low状態、Oddモードのクロストーク、Evenモードのクロストークの4つの関連番号が示されます。これらの番号を選択すると、対応する波形を表示できます。 Crosstalk Visions は、キャンバス内のクロストーク値を色のグラデーションで示します。結果をスプレッドシートに出力することにより、Allegro Layout Editorの外に結果を出力できます。

リターン・パス解析ワークフロー

信号のリターン・パスを管理することは、設計デザインのシグナル・インテグリティを維持するために重要です。リターン・パスの管理が不十分な場合、回路の機能が低下することがよくあります。Return Path Workflow を使用すると、信号のリターン・パスの品質をすばやく判断し、Allegroキャンバス上でリターン電流が直接流れている場所を視覚化できます。View Return Path Tables は、降順で並べ替えられたQuality Factorを持つ信号のリストを出力します。 理想的な品質係数は 1.0 であり、それが大きいほど、リターン・パスは理想的ではなくなります。Quality Factorが悪い信号の場合は、テーブルから Run Simulation を選択して追加のシミュレーションを開始し、リターン電流がたどるパスを視覚化できます。Return Path Visions では、適切な層を選択して可視化することで、グラデーションでリターン電流密度を観察できます。

IR Drop解析ワークフロー

IR Drop Workflow は、電力供給ネットワーク内における潜在的な電圧降下の問題を特定するために使用されます。この IR Drop Workflow では、PCBの配線トレースやプレーンの抵抗がSigrity Technologyによって計算されます。IR Dropテーブルには、電圧結果（Actual Voltage）に対してのPASS または FAIL判定された各電流シンク部品リストが表示されます。個々のピンをスクロールして、絶対電圧の値を確認できます。部品の電圧（Actual Voltage）は、シミュレーションに基づいて不完全なグランドから測定されますが、適切な層を選択することにより、電源ネットとグランド・ネットの両方のグラデーションによるIRドロップを表示および確認できます。

インターコネクトモデル抽出ワークフロー

Interconnect Model Extraction ワークフローと呼ばれる新しいワークフローが、OrCAD® and Allegro^® 17.4-2019 QIR4リリースでSigrity Aurora と統合され、大幅に簡素化され自動化されたインターコネクトモデル抽出 (IME) が可能になりました。

Note: Interconnect Model Extraction ワークフローには、Sigrity Auroraライセンスに加えて別のライセンスが必要です。

このワークフローでは、セットアップとポートの生成が自動的に行われます。デフォルト設定を使用して対象のネットを選択することにより、抽出はプッシュボタンで出来ます。反復可能なプロセスを使用することで、デザイン変更を迅速に抽出できます。そのようなプロセスの1つが仮想プロトタイピングです。このプロセスでは、ボードのモックアップ・セクションを作成し、設計の変更を繰り返すことができます。 これにより、反復ごとにInterconnectモデルを抽出して設計空間を調査し、シグナル・インテグリティの観点から何が最適かを確認できます。 このプッシュボタン・アプローチにより、変更を行ってからチャネルの動作を確認するまでの時間が短縮されます。PowerSI または、Clarity 3D のいずれかを使用して抽出するBus全体を選択できます。また、選択したネットの3Dジオメトリを 3D Canvasで表示し、取得したS パラメータの特性とモデルをCadence^® Sigrity^TM Topology Explorer で表示することもできます。モデルをTopXPで表示した場合、すべての信号がピンに表されます。

Sigrity Topology Explorerを使用したプリレイアウトWhat-if解析

より正確なデザイン制約を取得し、デザイン再設計の繰り返しを減らすために、設計サイクルの早い段階でwhat-ifシナリオ解析を開始できます。Topology Explorer環境では、信号、電力、または信号と電力の両方のwhat-if解析が可能です。TopXPでは、配線前 (what-if)、測定データ、または Sigrity PowerSIやClarity 3D Solver抽出ツールなどの電磁界解析 (EM) ツールを使用して抽出されたインターコネクトモデルを使用して、シグナル/パワー・インテグリティ(SI/PI)解析を実行できます。

TopXPは、物理的な相互接続の電気的なビューを提供し、配線前の段階でさまざまな配線および配置シナリオを検証できるようにします。TopXP内では、無損失TLモデルを使用した基本的なトポロジー抽出、ブロックを追加してのトポロジー変更、レシーバーとトランスミッターの定義、IBISモデルの割り当て、Spiceモデルの作成、損失のあるTL用のWエレメントの使用、シミュレーションのセットアップと実行、および波形の検証を行うことができます。

Sigrity Auroraが、通常はエキスパートが実行する特殊なツールを必要とする複雑なシグナル・インテグリティ解析タスクをPCBレイアウト設計者の手に委ねて、直接デザイン内で問題を解決する方法を簡単に理解できます。

ここでは、ウェビナーで取り上げた機能の概要をまとめました。ウェビナーに興味を持った場合は、ここ でいつでも録画を視聴できます。

これからもCadence SigrityとSystems Analysisの世界で何が新しくなったのかを探求し続けていきます。これからも楽しみながら読んで頂ければ幸いです！

Deepti Kamal

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Cadenceの Sigrity & Systems Analysis製品 に関する詳細情報は、 www.cadence.com をご参照ください。

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Author: deeptik

Translator: Takuya Moriya

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