verilog divider

 I have small problem.............with synthesis.

during synthesis  synthezer create too much registerlicznik, how can I repair it?

 module dzielnik(
     clk_i,
     rst_i,
     led_o
     );
parameter N   = 50000;
parameter RESET_VALUE = 0;

input  clk_i;
input rst_i;
output led_o;
reg led_o=0;

reg [N+1:0] licznik=0;    //tu jest problem

always @ (posedge clk_i or posedge rst_i)
begin
  if (rst_i)
      begin// reset synchronczny
   led_o<= RESET_VALUE;
   licznik<=0;
   end
  else
      begin
      licznik<=licznik+1;
          if(licznik==N/2-1)
        
          led_o<=~led_o;
        
          else if (licznik==N-1)
            begin
            licznik<=0;
            led_o<=~led_o;
        end    
        end  
           
end

endmodule