TSMC: スペシャルティープロセスとスペシャルティーパッケージング

先週の月曜日に、TSMC Technology Summit 2020がありました。もちろん、バーチャルでの開催です。それについては、別稿のTSMC Technology Symposium: All the Processes, All the Fabs(*英語)で取り上げました。今回の記事はスペシャルティープロセスとアドバンスドパッケージについてで、これはTSMCでは3DFabricという名称が使われているものです。

スペシャルティーテクノロジー

Kevin Zhangがスペシャルティーテクノロジーポートフォリオを発表しました。これは、デジタルプロセスノードのメインラインを除くすべてをカバーします。TSMCのすばらしい点の1つは、ファブを閉鎖したことがないということです。古いTSMCファブは廃止されるのではなく、スペシャルティーテクノロジーファブになります。このセグメントは急速に成長しており、CAGRは17％、ウェハーが2009年の250万枚から昨年は1270万枚に増えています。この範囲は驚異的です。彼らは270の異なるスペシャルティーテクノロジーを有しており、500の異なる顧客のために10,000の製品を製造するために使用されています。

上記の画像からわかるように、そこには多くのテクノロジーがあります。幸い、Kevinはそれらすべてをカバーしようとはしませんでした。彼がフォーカスしたのはこちらの4つの分野です:

• Ultra-low power（超低消費電力）
• RF（高周波）
• Non-volatile memory（不揮発性メモリ）
• CMOS image sensor (CIS)（CMOSイメージセンサー）

Ultra-low power

最新、かつ最大の超低電力プロセスは、通常のULLプロセス指定ではなく、N12eです。ご想像の通り、これはN16FFCの縮小であるN12デジタルプロセスに関連しています。前世代の超低電力ではN22でした（N28の縮小）。

上の表は、22ULLに対するN12eの改善を示しています。また、保持電流が50％以上減少した超低リークSRAMも見られます。また、新しいデバイスを使用することで、漏れが全体的に10％以上減少しました。電圧は0.4Vを下回りました。N12eのリスクプロダクションは2020年第1四半期に開始されました。

RF

FinFETのゲート容量は大きいため、RFには本質的にいくつかの制限があります。ただし、革新的なデバイスにより、TSMCはN16 FinFETをベースとして最大400GHzを達成しました。将来的にはですが、N6では同じダイにはるかに多くの計算機能を盛り込むことができます。SPICE モデルの 0.1 バージョンは、2021 年第 2 四半期を対象とします。このプロセスは N6RF と呼ばれます。5.8GHzの周波数は、5Gのメイン（いわゆるsub-6GHz）帯域であるため重要です。（ただし、mmWaveは25GHz寄りで、はるかに高い周波数です。）

Embedded Non-Volatile Memory

ESF3は、28HPC+に基づくTSMCの最新のeFlashテクノロジーです。今年末までに自動車向けに認定されます。

しかし、使用されているフローティングゲートテクノロジーは実際には機能しないため、28 nmはフラッシュの限界に達しています。専用フラッシュは3Dでこの問題を解決しましたが、組み込みメモリの場合、それは明らかに経済的に実現不可能です。代わりに、RRAM（抵抗変化型メモリ）とMRAM（磁気抵抗メモリ）があります。これらは両方ともメタルスタックに組み込まれており、TSMCでは両方のテクノロジーについてN40とN22で利用可能です。MRAMのN16ターゲットは、eFlashライクなものについては来年末、RAMライクなものについては2022年末、としています。

これらの技術はフローティングゲートに依存していません。RRAMは、抵抗性フィラメントの存在する・しないに依存し、MRAMは、磁場の方向の変更と、それを抵抗の変化によって感知することに依存します。最近、誰かが言っていたことですが、「過去10年間、私はこれらのテクノロジーが出現するようになると言い続けていました...さて、これからは喜んでこう言いましょう、それは既に出現している、と」。

CMOS Image Sensor

CMOSイメージセンサー（またはCIS）は、スマートフォンのカメラにとっても、自動運転カメラにとっても重要です。ご覧のとおり、過去10年間で解像度が20倍に増加し、5メガピクセルから100メガピクセル以上になりました。それを達成するため、より大きなセンサーを作ることもあります。しかし、ピクセルサイズも1.75umから0.6um未満に減少しています。

Advanced Packaging

Doug Yuは、TSMCの先進パッケージロードマップを発表しました。これらはすべて新しい名前、3DFabric、でグループ化されています。これまで、TSMCの高度なパッケージングは、InFO（integrated fanout）およびCoWoS（chip on wafer on substrate）の名前で呼ばれてきました。最近では、SoIC、systems on integrated chips（chip-stackingとも呼ばれる）のシステムがあり、さらにCoWとWoW（chip on wafer and wafer on wafer）に細分化されています。これらの技術は100以上の製品で使用されています。InFO と CoWoS も、インターポーザーのタイプとルーティングのタイプ (存在する場合) に応じて細分化されます。

SoICにより、チップをバンプレス相互接続でスタックできます。これにより、1つのチップの信号を別のチップの信号にできるだけ近づけることができます（たとえば、インターポーザー上で横に並べるのと比較した場合）。チップがどのようにインターフェイスされ、製造されるかには多くの柔軟性があり、face-to-face （F2F）とface-to-back（F2B）のサポートだけでなく、chip-on-wafer（CoW）、wafer-on-wafer（WoW）他、サポートされている更に多くの、略語で呼ばれるテクノロジーがあります。ロードマップでは、TSVピッチを今日の9umから2023年には4.5umに減らすということです（TSMCスライドには"mm"と記載されていますが、私は"um"を意味すると確信しています）。

上は、彼らが開発した試作品です。これは、合計の厚さが600um未満になるように薄くされた12個のスタックされたダイです。

Dougが話した次の技術は、サブストレート上でのチップレット統合のためのInFO-R/oSでした。サブストレートは最大レチクルサイズより大きくなる可能性があります（2018年から1.5倍、今年後半に1.7倍、2021年第1四半期には2.5倍）。2um x 2umのRDLがあります。

InFO-L/LSIは、超高帯域幅システム用です。“L“は“local interconnect“を意味し、InFO-Rファミリよりも高密度です。Qualは2021年第1四半期までに完了する予定です。

HPC 用の CoWoS-S のロードマップ全体です（さらに-Lによりlocal interconnectが追加され、その他にもバリエーションがあり...ついていくには多すぎます！）。

DougはSTAR（”STandard Architecture”に由来）を紹介しました。これは、HBM2（STAR 1.0）またはHBM 2E（STAR 2.0）の統合を目的としています。

最後に、これらのテクノロジーはすべて、front-end 3D integration、back-end 3D integration、SoIC、およびモバイル向けInFOを使用して組み合わせることができます。

この記事に関するお問合せは、cdsj_info@cadence.comまでお願いいたします。

Author: Paul McLellan
Translator: Norikazu Takada

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