如何在高速存储器接口中实现信号完整性和电源完整性分析？

7 May 2021 • 1 minute read

在及时满足要求方面，负责成功实现 DDR4 和 DDR5 等存储器接口的信号完整性 (SI) 工程师面临着重大挑战。传统的设计工作流程通常假定电源分配网络 (PDN) 处于理想状态，不包含耦合信号、电源和接地平面的不良效应，不会总是对 PCB的SI问题产生影响。当分别分析电源完整性 (PI) 和 SI 问题时，同步开关噪声 (SSN) 等基于电源的 SI 问题也会出现，从而导致故障（图 1）。

图 1：通常来说，SI 和 PI 分析是分开进行的，SI 分析假定 PDN 处于理想状态。

然而，要在高速 DDR 存储器接口中准确发现 I/O 数据信号（SI 分析）以及电源和接地平面（PI 分析）的影响，则需要考虑很多方面。事实上，这些并不是人们通常认为的独立问题；非理想 PDN 总是会影响一些最常见的 SI 分析参数，包括反射、串扰和时序。

什么是兼顾电源影响的 SI分析

兼顾电源影响的 SI 分析不仅考虑到了非理想数据信号，而且考虑到了非理想 PDN。例如，PDN 中的噪声主要影响系统抖动表现——进一步限制了已经非常紧张的 DDR 接口时序预算。

在 2D 仿真中计算特性阻抗时，通常假定电源和接地平面相同。平面弹跳（也就是整个平面上电源节点与接地节点之间的电势差变化）与走线阻抗失配引起的反射耦合。电源/接地平面与数据走线之间的任何耦合都会导致串扰。最终，串扰会影响时序，因为它是对能量从一条走线到另一条走线的意外运动的度量。反射也会引起延迟变化并影响时序。

图 2：理想电源接地与非理想的电源接地

具有非理想电流返回路径的 DDR4 和 DDR5 数据总线上的同步开关信号会导致 SSN。并行数据线中的每一个比特都彼此独立工作，当信号同时触发时，可能导致电源上的负载加大。这种“同步开关”会导致电压下降，进而使设备内的接地电压升高至非零值。

最终，SSN 会对眼图随机抖动分析产生不利影响，并对优化 DDR 存储器的系统噪声容限造成更多限制。通常来说，SSN 分析只能由分析工具通过使用特殊的 I/O（兼顾电源影响的 IBIS 5.0+）模型和互连模型（耦合信号、电源和地面）来执行。

IBIS 5.0+ 模型可以根据内存控制器和内存提供商来推断，而兼顾电源影响的互连模型提取自完整的设计。传统的 SI 工具没有配备合适的场求解器来充分完成 SSN 分析任务。此外，一旦将设计完全布局并进行布线，就很难在满足截止日期要求的前提下进行修改和优化。

大多数商业仿真平台采用传统的设计规则检查程序，没有考虑到信号的噪声影响，仅进行几何规则检查。这使得在设计同步分析和布局后分析期间很难检测到任何有违设计约束的“兼顾电源影响的”方面，或者很难对 SI/PI 问题进行微调。

以下内容更加详细地讨论了兼顾电源影响的 SI 分析中每个流程步骤的处理方式。

兼顾电源影响的设计规则检查程序

许多工程师喜欢使用全波 3D 工具进行互连提取，但通常来说，兼顾电源影响的分析使用由混合求解器创建的 S 参数。工程师经常求助于利用场解决方案、电路等效模型或同时利用二者的混合求解器。借助类似于时域 SPICE 的仿真器，可以从通过仿真获得的频率响应中提取出简单的集总元件 (RLC) 宽带 SPICE 模型，从而简化无源输入/输出系统行为的数学描述。

尽管全波 3D 方法大大放缓了获得仿真结果的速度，但是却往往降低了较高频率下的建模精度，对于 DDR 接口中具有复杂结构的千兆位通道来说更是如此（例如蛇形线、过渡、背钻等等）。此外，从大型互连模型中提取时域仿真可能会导致收敛问题，因为 S 参数模型在 DC 上没有信息，并且在较低频率下可能无法运行。

“切割和缝合”方法为耗时较久的 3D 全波求解器和精度较低的混合求解器提供了替代选择。该方法对目标区域进行分区，工程师可以随心所欲地选择求解器对 PCB 的一部分进行精确建模。这样一来，需要更复杂分析的 PCB 部分可以使用 3D 全波建模，而其它部分则可以使用混合工具来节省建模时间。尽管这种方法确实节省了模型生成的时间，但为了弄清楚基于电源的 SI 变化，工程师每次对布局进行校正调整时，仍然需要提取 SPICE 模型。

FDTD 方法

时域有限差分 (FDTD) 方法不必提取 S 参数，避免了随之而来的潜在收敛问题。FDTD 方法与混合求解器一起使用，以获得时域结果，包括信号、电源和地面之间的相互作用。

Sigrity SPEED2000 引擎可从 Sigrity SystemSI 直接使用，该引擎使用搭配混合求解器的 FDTD 直接方法，集成了电路求解器、传输线求解器和快速电磁 (EM) 场求解器，以分析数据和电源/接地平面之间随时间变化的相互作用（图 3）。线性激发作用于大量的信号网，以反映耦合噪声下的信号质量。这不需要大型 S 参数文件和非线性分析，数据准确性不会受到影响。

图 3：要评估同步开关噪声 (SSN)，互连模型必须包括信号、电源、接地结构以及它们之间的耦合。

使用 FDTD 方法的混合求解器增强了提取时的传统设计工作流程，允许工程师快速分析和评估任何兼顾电源影响的 SI 问题，而无需重复进行模型提取。这最终在 PCB/IC 封装层面上产生了更加准确的仿真结果，兼具准确性和速度，并缩短上市的总体时间。

例如，在 DDR 接口中，这种方法的优势显而易见。在这种接口中，高布线密度在满足串扰、时序、成本和空间限制的同时，带来了长度匹配、间距和数据信号分组等复杂的布局问题。坚持保守的线长和间距可以满足串扰和时序要求，但会加大电路板面积。

另外，由于仿真中包含大量的 DDR 信号、DDR 电源/接地网和开路，传统的 SPICE 时域仿真通常具有更明显的无源性和因果性问题。使用混合求解器实施 FDTD 方法能够提供更准确的、与实验室结果相匹配的仿真结果，从而加快上市时间，并借助完整 DDR 总线接口的 3D 模型提高最终的签核水平。

3D 全波建模的最终签核

为了提高准确性，需要提取带电源和接地平面的完整内存总线。对于大多数 3D 全波建模工具而言，这通常是一件过于艰巨的任务，会引发收敛和稳定性问题，因为先进的多芯片 DDR 接口可能涉及数百个端口的仿真。

在有限元法中，通常是将解决方案扰动成更小的时间步长来实现收敛，在权衡仿真时间的情况下产生更加平滑的输出曲线。随着仿真过程的逐步进行，稳定性与误差的衰减有关。为了使偏微分方程的解与离散化过程得到的计算解达成一致，这个解需要同时表现出稳定性和收敛性。

由于缺乏足够的计算资源来充分模拟大型 DDR 接口，选择使用 3D 全波提取的设计人员经常将其设计细分为更小的部分。这需要高水平的专业知识，并且容易出错。此外，该方法通常不适合迭代设计过程——如果对布局进行了更改，则必须进行模型提取，然后重新运行仿真。

Clarity 3D Solver 的问世改变了这一切。与传统的场求解器技术相比，Clarity 3D Solver 可提供更快的仿真性能和无限容量（图 4）。经过优化，Clarity 3D Solver可将作业分发到多台低成本的计算机上，并且与在更强大、更昂贵的大内存服务器上运行时同样高效。

图 4：Clarity 3D Solver 实现可用计算资源与设计规模的有效匹配。

得益于此，Clarity 3D Solver 可以创建高度准确的以用于 SI 和 PI 分析的S 参数模型。此外，Clarity 3D Solver 消除了手动缩小建模结构尺寸的风险。

结论

随着数据速率提高到千兆位速度和时序预算收紧，DDR4 和 DDR5 接口涉及到工程师们当今面临的最具挑战性的 SI 问题。数千兆位的并行总线接口涉及下降的电压摆幅、均衡的收发器，严格的误码率 (BER) 要求以及匹配的传输线长度。为了满足严格的时序约束，必须了解非理想 PDN 对 SI 的影响。

传统的 SI 分析工作流程往往十分繁琐，因为兼顾电源影响的 SI 分析通常是在布局后进行，布局的每一次更改都需要重复进行模型提取，以便充分了解电源和地通路波动对 SI 的影响。经过验证的从前端到后端的流程将最大程度地减少设计迭代，并有助于按时、按预算将产品推向市场。

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