Virtuosity: カスタムIC設計フロー／手法 – 回路レイアウト

カスタム／ミックスドシグナル設計における現在の課題は、高速でシリコン精度の高い手法を持つことです。このブログ・シリーズでは、カスタムICの設計フローと手法の段階についてご紹介します。この手法は、設計プロセスを通じてスピードとシリコン精度を最大化することで、これらのIC設計の作成における予測可能性という主要な課題に直接対処します。また、この手法は、アナログ、カスタム・デジタル、RFの主要な設計領域をカバーし、デジタル・スタンダードセル・ブロックとの統合をサポートします。

Design Flow Stages

以下の図は、カスタムIC設計手法の５つの鍵となる設計段階と、それらを実行する為に使用されるツールを示しています。カスタムIC設計フロー / 手法シリーズのブログ第3弾は回路レイアウト設計についてです。このブログでは、Cadence Learning and Support portalで利用可能なRapid Adoption Kit にハイライトします。本キットは無料ダウンロード可能であり、カスタムIC設計フローの様々な段階をお試し頂けるテストセットアップとして使用する事ができます。このブログでは、デザインのリユース、abstract viewの作成、レイアウト生成とフロアプランの概要、重要なネットの自動配線とpower routingに焦点を当て紹介を致します。

Design Reuse or Engineering Change Order (ECO)

デザインのリユースまたはEngineering Change Order (ECO)は回路の仕様変更が行われた場合、ゼロから設計し直す事を防ぐ事ができます。Virtuoso Layout Suite XLは、更新された回路図と既存のレイアウトの不一致を識別します。パラメータの更新を行い、ショートやオープンを修正する事ができます。そして、デザインルール違反がない事を確認するために物理検証を実行します。

Abstract View Creation

Abstract Generatorはboundary、pinそしてblockageのみを含む軽量版のブロックを作成する為に使用されます。これによりトップレベルの配置、配線のパフォーマンスを向上させる事ができます。 配置、配線が完了するとAbstractをLayoutに置き換えます。

Layout Generation from Scratch 

Virtuoso Layout Suite XLでは、自動配置、配線機能を使用して、回路図から新しいレイアウトを作成する事ができます。自動配置、配線機能はI/O pin、boundaryのサイズ、デバイスの生成を制御する事もできます。まずはラフに配置し、その後Virtuoso Space-based Routerで自動配線を行うといったことも可能です。

Floorplanning  

通常、トップ階層のフロアプランでは下位階層のブロックの準備はできていません。したがって、ハードブロックと呼ばれるフリーズされたレイアウトのブロックの代わりにソフトブロックを使用する事で最終ブロックを表現する事ができます。ソフトブロックを使用する事によって、まだフリーズされていないpinを柔軟に移動させたり、面積見積りに基づきprBoundaryのアスペクト比を変更する事もできます。pin optimization機能やソフトブロックの編集コマンドを使用する事でより良いフロアプランを取得する事もできます。

Routing Critical Nets and Power Planning

フロアプランの完了後、Virtuoso Space-based Routerを使用してトップレベルの重要なネットを自動配線する事ができます。power routing機能を使用して電源の計画を完了させる事もできます。

Custom IC Design flowを試す為に、Cadence Learning and Support ウェブサイトからRAKシリーズをダウンロードする事が出来ます。このRAKシリーズ中では、それぞれのCustom IC Designフローとメソドロジーが詳細に説明されており、ダウンロード可能なテストデータベースによりサポートされており、手順を試す為に役立ちます。RAKシリーズは設計フローの紹介にはじまり、 Sample and Hold ADC blockの回路図とレイアウト設計へと続き、pre-layoutのシミュレーションのセットアップと実行へと続きます。次にRAKはトップレベルのFlash ADC設計内の個々のブロックの抽出をカバーします。続いて、pre-layoutとpost-layoutの結果に対し一貫性と仕様が満たされている事を確認するためにpost-layoutシミュレーションの解析を行います。GDSII (Graphic Database System II) ファイルは最終段階で作成され、製造するためにファウンドリに送付する事ができます。 RAKは各ステージを個別に実行する事もできるし、フロー全体を通し実行する事もできます。

Custom IC Designフローの次の設計段階（回路の物理検証と寄生抽出）の詳細については、シリーズの次のブログをご注目下さい。

更にCadence Custom IC 回路設計の製品、サービスの情報にご興味がございましたら www.cadence.com をご参照下さい。

関連リソース

	Rapid Adoption Kits	Custom IC Design Flow/Methodology Custom IC Design Flow/Methodology: Schematic Capture & Circuit Simulation (英語版／日本語版) Custom IC Design Flow/Methodology: Circuit Layout (英語版／日本語版)
	User Guides	Virtuoso Schematic Editor User Guide Virtuoso Layout Suite XL User Guide Virtuoso Module Generator User Guide Virtuoso Abstract Generator User Guide Virtuoso Floorplanner User Guide Virtuoso Space-based Router User Guide Virtuoso Glossary
	Blogs	Virtuosity: Custom IC Design Flow/Methodology – Introduction (英語版／日本語版) Virtuosity: Custom IC Design Flow/Methodology – Schematic Capture and Circuit Simulation (英語版／日本語版)
	COS日本語ページ	Custom IC Schematic Custom IC Layout

お問い合わせ

ご質問や一般的なフィードバック、または今後のブログ・トピックのご提案は、日本ケイデンス フィールド・マーケティング部 cdsj_info@cadence.com までメールでお問い合わせください。

Happy reading, and stay safe!

Kanwal Bassamboo, Sandeep Kumar Singh, Ashish Patni
Translator: Yasuyuki Iwasa

Virtuosityについて

Virtuosity は、あまり知られていない、だけれども、とても便利なソフトウェアやドキュメントの改善、Virtuosoのエキサイティングな新機能に光を当てる、最も多く閲覧され、評価されてきたブログ・シリーズです。私たちはいま、引き続きこのシリーズのスコープを拡張しています。従来からのブロガーやエキスパートによる情報発信に加え、Virtuosoに関連するトピックを広く網羅することで新次元の情報を提供します。そしてさらに、それらを発展させていきます。

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