Virtuosity: カスタムIC設計フロー／手法 - 回路物理検証と寄生抽出

カスタム／ミックスドシグナル設計における現在の課題は、高速でシリコン精度の高い手法を持つことです。このブログ・シリーズでは、カスタムICの設計フローと手法の段階についてご紹介します。この手法は、設計プロセスを通じてスピードとシリコン精度を最大化することで、これらのIC設計の作成における予測可能性という主要な課題に直接対処します。また、この手法は、アナログ、カスタム・デジタル、RFの主要な設計領域をカバーし、デジタル・スタンダードセル・ブロックとの統合をサポートします。

設計フローの段階

下図は、カスタムIC設計手法における5つの主要な設計段階と、各段階で使用されるツールを示しています。カスタムIC設計フロー／手法シリーズの4回目となる今回のブログでは、レイアウト作成後に行われる回路物理検証および寄生素子抽出の設計段階を取り上げます。また、関連するRapid Adoption Kitについては、Cadence Learning and Supportポータルから無料でダウンロードでき、フローの各設計段階を試すためのテストセットアップとして使用することができますので、あわせてご紹介します。

物理検証

レイアウトを作成したら、次は物理検証を行います。物理検証とは、ICレイアウトが意図したとおりに動作するかどうかを確認するプロセスであり、許容される性能と効率のレベルを保証するものです。この工程では、DRC (Design Rule Check) とLVS (Layout versus Schematic) チェックを中心に検証を行います。

Design Rule Check (DRC)

デザインルールチェック（DRC）は、レイアウトデザインがファウンドリで定義されたルールを満たしているかどうかを判断します。DRCでは、レイアウト内の各層の形状をDRCのルールと照らし合わせ、最小間隔、最小幅、最小オーバーラップなどのルール違反があればフラグを立てるのが一般的な方法です。
半導体の製造プロセスにはそれぞれルールがあり、製造プロセスにおける通常のばらつきがチップの故障につながらないよう、十分なマージンを確保しています。

DRC 違反: Metal2 ワイヤーが他のMetal2 ワイヤーと近すぎて配置されている場合

Layout versus Schematic (LVS)

レイアウト対回路図（LVS）チェックは、回路レイアウト（物理的表現）と回路図（論理的表現）の間でデバイスと接続性を比較するものです。回路図はゴールデンとして扱われます。レイアウト作成時に発生したエラーにより、2つの回路図は同一ではないかもしれません。しかし、物理的な回路が意図したとおりに動作するためには、2つの設計表現が同一である必要があります。

LVSはVirtuoso StreamOutとCDLoutユーティリティを使用して、DFIIレイアウトとDFIIスケマティックをそれぞれGDSIIとCDLに変換します。次にLVSは、抽出ルール・デッキを使用してGDSIIレイアウトからデバイスと接続情報を抽出し、レイアウトのSPICEネットリストを作成します。続いて、レイアウトのネットリストと回路図のネットリストを比較します。差異が見つかった場合（デバイスのミスマッチ、パラメータのミスマッチ、接続のミスマッチ、ショート、オープンなど）、ミスマッチ・レポートが作成されます。LVSデバッグ環境を使用して、ミスマッチを確認し、デバッグすることができます。

LVS 違反: M2_M1c ビアが無いため、“open”が発生

寄生抽出

最後に、レイアウト設計がソース回路図とデザイン・ルールに準拠し、ロバストであることが確認されたら、Quantus Extraction Solutionを呼び出して寄生抽出を行う準備が整いました。寄生抽出では、Quantus Extraction Solutionがメタル配線から寄生抵抗と寄生容量を抽出し、ネットリスト作成やシミュレーションで簡単に解析できるような形式で保存します。寄生素子ネットリストはさらにポストレイアウト・シミュレーションで使用され、これらの寄生抵抗や寄生容量が回路に与える影響を調査します。また、このネットリストはIRドロップやエレクトロマイグレーション（EM）解析にも使用されます。

extracted view内の寄生素子

カスタムIC設計フローを試すには、Cadence Learning and Support ウェブサイトから一連のRAKをダウンロードすることができます。 このRAKシリーズでは、カスタムICの設計フローとメソドロジーの各段階を詳細に説明し、その手順を試すのに役立つダウンロード可能なテスト・データベースでサポートします。RAKシリーズは、設計フローの紹介から始まり、サンプル・ホールドADCブロックの回路図とレイアウト設計、そしてプリレイアウト・シミュレーションの設定と実行を行います。その後、RAKはトップレベルのFlash ADCデザイン内の各ブロックの抽出をカバーし、最後にポストレイアウト・シミュレーション解析を行い、プリレイアウトとポストレイアウトの結果が一貫しており、仕様が満たされていることを確認します。最終段階としてGDSII（Graphic Database System II）ファイルが作成され、これをファウンドリに送って製造してもらうことができます。RAKの各ステージは独立して実行することも、フロー全体を通して作業することも可能です。

カスタムIC設計フローの次の設計段階であるポストレイアウト回路シミュレーションについては、次回のブログで詳しくご紹介します。

ケイデンスのカスタムIC回路設計製品およびサービスの詳細については、www.cadence.com をご覧ください。

関連リソース

	Rapid Adoption Kits	Custom IC Design Flow/Methodology  Custom IC Design Flow/Methodology: Schematic Capture & Circuit Simulation (英語版／日本語版) Custom IC Design Flow/Methodology: Circuit Layout (英語版／日本語版) Custom IC Design Flow/Methodology: Circuit Physical Verification and Parasitic Extraction
	User Guides​	Virtuoso Schematic Editor User Guide Virtuoso Layout Suite XL User Guide Cadence Physical Verification User Guide Quantus Extraction Users Manual Virtuoso Glossary
	Blogs	Virtuosity: Custom IC Design Flow/Methodology – Introduction (英語版／日本語版) Virtuosity: Custom IC Design Flow/Methodology – Schematic Capture and Circuit Simulation (英語版／日本語版) Virtuosity: Custom IC Design Flow/Methodology – Circuit Layout (英語版／日本語版)

お問い合わせ

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Happy reading, and stay safe!

Harinarayan Yadav, Ashish Patni
Translator: Yoko Watanabe

Virtuosityについて

Virtuosity は、あまり知られていない、だけれども、とても便利なソフトウェアやドキュメントの改善、Virtuosoのエキサイティングな新機能に光を当てる、最も多く閲覧され、評価されてきたブログ・シリーズです。私たちはいま、引き続きこのシリーズのスコープを拡張しています。従来からのブロガーやエキスパートによる情報発信に加え、Virtuosoに関連するトピックを広く網羅することで新次元の情報を提供します。そしてさらに、それらを発展させていきます。

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