Virtuosity: カスタムIC設計フロー／手法―ポストレイアウト回路シミュレーションとGDSII生成

カスタム／ミックスドシグナル設計における現在の課題は、高速でシリコン精度の高い手法を持つことです。このブログ・シリーズでは、カスタムICの設計フローと手法の段階についてご紹介します。この手法は、設計プロセスを通じてスピードとシリコン精度を最大化することで、これらのIC設計の作成における予測可能性という主要な課題に直接対処します。また、この手法は、アナログ、カスタム・デジタル、RFの主要な設計領域をカバーし、デジタル・スタンダードセル・ブロックとの統合をサポートします。

設計フローの段階

下図は、カスタムICの設計手法における5つの主要な設計段階と、それを実行するためのツールを示しています。カスタムICの設計フロー／手法シリーズの5回目、最終回となる今回のブログでは、寄生抽出の後に行うポストレイアウト回路シミュレーションとGDSII生成の設計段階をご紹介します。また、Cadence Learning & Supportポータルから無料でダウンロードできる、関連するRapid Adoption Kits (RAK)についても説明し、これらと先に説明したフロー内の設計段階を試すためのテストセットアップとして使用することを提案します。

ポストレイアウト回路シミュレーション

ポストレイアウト回路シミュレーションでは、フローの最初の段階で設計したアナログブロックが、寄生成分を考慮した場合でも性能仕様を満たしているかどうかを検証できます。このブログで使用されている例で言えば、寄生成分を抽出したadc_sample_holdブロックの結果を測定するシミュレーションを実行できます。この結果をプリレイアウトシミュレーション（寄生素子抽出前のシミュレーション）と比較することで、レイアウトから抽出された物理的効果を考慮した場合でも、アナログブロックが性能仕様を満たしていることを確認できます。

テストベンチの設定: 回路図

maestroテストベンチは、ADC内のサンプルホールド（S/H）ブロックの性能をより現実的に検証するために、ADCクロックジェネレータとバイアス回路を含めて、図のように設定されています。ポストレイアウトのミックスドシグナルシミュレーションは、まずS/Hブロックに対して、次にトップレベルのFlash ADCブロックに対して実行されます。

テストベンチの設定: ADE Assembler maestroビュー

結果の比較: プリおよびポストレイアウト

下のViVA XLのスナップショットは、Vout_diff信号のプリおよびポストレイアウトのシミュレーションで、ノミナル波形とSlow-Fastコーナー波形を比較し、av_extractedビューを用いたポストレイアウトの波形が予想通りに回路図上の波形と重なることを確認するものです。これにより、最終的な機能検証を完了することができます。

トップレベルのテストベンチの設定: 回路図

寄生の影響を徐々に取り込みながら精度を高めていく回路表現を使用することで、トップレベルの機能と性能をシミュレートし、検証することができます。たとえば、以下の設計シナリオでは、回路図テストベンチに3ビットADCフラッシュデザインのセットアップを示し、その上でトランジスタレベルのデザインに沿ったビヘイビアビューを含むミックスドシグナルシミュレーションを実行することができます。

トップレベルシミュレーションの結果

最後に、ブラックボックス化されたビューとextractedビューを使用して、Flash ADCブロックのトップレベルのミックスドシグナル寄生シミュレーションを実行することができます。スプリアスフリーダイナミックレンジ（Spurious Free Dynamic Range; SFDR）パラメータは、下図のように2つのピークの差をdB単位で比較して測定します。下記のデザインの場合、約7.1dBであるため、トップレベルの寄生adcflashセルベースのミックスドシグナルシミュレーションの予想最大仕様である19.82dBに収まることが確認できます。

GDSII生成

ポストレイアウトシミュレーションにより、設計がすべての仕様を満たしていることが確認されると、テープアウトの準備が整います。これはIC設計の最終段階である第5段階です。

この段階では、GDSII (Graphic Database System II) ファイルを生成して、チップ製造のためにファウンドリに送信することができます。GDSIIは、業界標準のデータベースフォーマットです。下のスナップショットは、作成されるGDSIIファイル名（下のシナリオの例ではadcflash.gds）を指定したXStream Outフォームを示したものです。

また、Open Artwork System Interchange Standard (通称OASIS)を使用することも可能です。どちらの方法も、形状、座標、メタルレイヤーを使用してチップを製造します。

カスタムIC設計フローを試すために、Cadence Learning & Supportウェブサイトから一連のRAKをダウンロードできます。このRAKシリーズでは、カスタムIC設計フロー／手法の各段階を詳細に説明し、その手順を試すのに役立つテストデータベースをダウンロードできるようサポートしています。RAKシリーズは、設計フローの紹介から始まり、サンプルホールドADCブロックの回路図とレイアウト設計、そしてプリレイアウトシミュレーションの設定と実行に続きます。その後、RAKはトップレベルのFlash ADCデザイン内の各ブロックの抽出をカバーし、最後にポストレイアウトシミュレーション解析を行い、プリレイアウトとポストレイアウトの結果が一貫していて、仕様が満たされていることを確認します。最終段階としてGDSII (Graphic Database System II) ファイルが作成され、これをファウンドリに送って製造してもらうことができます。RAKの各ステージは独立して実行することも、フロー全体を通して作業することもできます。

ケイデンスのカスタムIC回路設計製品およびサービスの詳細については、www.cadence.com をご覧ください。

関連リソース

	Rapid Adoption Kits	Custom IC Design Flow/Methodology Custom IC Design Flow/Methodology: Schematic Capture & Circuit Simulation (英語版／日本語版) Custom IC Design Flow/Methodology: Circuit Layout (英語版／日本語版) Custom IC Design Flow/Methodology: Circuit Physical Verification and Parasitic Extraction Custom IC Design Flow/Methodology: Post Layout Circuit Simulation Custom IC Design Flow/Methodology: GDSII Generation (英語版／日本語版) Post-Layout Simulation Using ADE (英語版／日本語版)
	User Guides​	Virtuoso ADE Explorer User Guide Virtuoso ADE Assembler User Guide Spectre Classic Simulator, Spectre APS, Spectre X, and Spectre XPS User Guide Spectre AMS Designer and Xcelium Simulator Mixed-Signal User Guide
	Blogs	Virtuosity: Custom IC Design Flow/Methodology – Introduction (英語版／日本語版) Virtuosity: Custom IC Design Flow/Methodology – Schematic Capture and Circuit Simulation (英語版／日本語版) Virtuosity: Custom IC Design Flow/Methodology – Circuit Layout (英語版／日本語版) Virtuosity: Custom IC Design Flow/Methodology – Circuit Physical Verification & Parasitic Extraction (英語版／日本語版)

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Ashish Patni, Harsh Gupta
Translator: Yoko Watanabe

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